| 高速數(shù)據(jù)通訊應用,如155Mbps異步傳輸模式（ATM）,需要速率相應的Buffers或FIFOs。利用現(xiàn)今高速、大容量FPGA上集成的大量RAM,開發(fā)為員可以滿足這些需求而無需使用外置FIFOs。本文是一個基于FPGA的ADSL的設計實例,它在FPGA上采用了UTOPIA ATM接口并利用片上RAM構成了FIFOs。 本設計提供了一個基于標準的UTOPIA-1實現(xiàn)的 介于AFSL套片和ATM分割層和組裝層間的橋接器。 應用背景 互聯(lián)網(wǎng)的流行呼喚新的網(wǎng)絡技術,以便能提供更高帶寬的連接。Cisco system所提供的ADSL網(wǎng)絡產(chǎn)品包括ADSL局復用器、橋接器、路由器及調(diào)制解調(diào)器卡。 這些Cisco system 的產(chǎn)品（PCIRunner,SpeedRunner及FireRunner)提供了ADSL數(shù)據(jù)流和ATM UTOPIA-1總線間的連接橋。該橋能完成ATM傳輸匯聚（TC）子層的功能。傳輸匯聚子層主要完成如力量一所示的五項主要功能。下文所述的接收及傳輸模塊是由Cisco system設計的兩個主要組件,執(zhí)行傳輸匯聚子層的功能。 Cisco ADSL接收模塊 接收模塊用于從輸入的ADSL位流中搜索ATM信元。當接收到有效信元時,數(shù)據(jù)將被送入兩個FIFO之一。當信元被完整地接收時,信元信被送到UTOPIA-1接口。接收路徑中的主要部件有信元解析單元（CDB）,解擾碼器,串并轉換器以及兩個FIFO。 具體工作過程描述略。 FIFO說明 計算構成發(fā)送和接收FIFO所需的RAM容量是非常方便的。 4 Bytes Header +1 Byte HEC+ 48 Bytes Data = 53 Bytes ·一個具有53字節(jié)的FIFO = 424bits ·兩個接收FIFO模塊,合計共848bits ·QuickLogic雙端口RAM塊由1152位構成,有四種配置模塊�？膳渲脼�64X18,128X9,256X4,512X2。在Quicklogic的QuickRAM系列產(chǎn)品里FPCA上所集成的RAM塊數(shù)從8塊到22塊不等。這極大地靈活了用戶的設計,同步FIFO如圖3所示。 Cisco ADSL發(fā)送模塊 發(fā)送模塊用于通過UTOPIA-1接口從ATM的SAR接收8-bit的數(shù)據(jù),寫入兩個FIFO之一。當其中一個FIFO裝滿一個信元時,ATM SAR將會將數(shù)據(jù)存入另一FIFO,并且ATM發(fā)送狀態(tài)機將會自動更新FIFO的狀態(tài),以便數(shù)據(jù)能串行地送入ADSL的發(fā)送流。發(fā)送模塊由HEC生成器,并串轉換器,擾碼器和兩個FIFO構成。 Header錯誤控制（HEC）產(chǎn)生 ATM信元的首四個字節(jié)被用作ATM header,并被輸入HEC產(chǎn)生器。HEC生成器利用ITU-T I.432定義的多項式x8+x4+x+1來計算HEC字節(jié),作為ATM信元的第五字節(jié)貯存于FIFO的相應位置中。 將數(shù)據(jù)送至ADS輸出 當其中一個FIFO裝入一個完整的ATM信元后,ADSL發(fā)送機便被激活,此時ATM SAR便開始傳送一個新的信元。8-bit的信元被從FIFO中讀出,經(jīng)并串轉換形成數(shù)據(jù)流,高位先行。 FIFO內(nèi)的前五個字節(jié)經(jīng)上述途經(jīng)輸出,最后的48數(shù)據(jù)字節(jié)代表ATM載荷數(shù)據(jù)。它們經(jīng)過相同的并串轉換后,還要經(jīng)過擾碼電路,然后送入ADSL輸出。 FPGA的選擇 Quicklogic的可變粒度的FPGA結構非常適合這類應用。信元解析和解擾碼所需的長移位寄存器和計數(shù)器需要大量的寄存器資源。而高速狀態(tài)機需要多輸入（high FAN-in)邏輯單元。 QuickLogic器件還有大量的布線資源, 確保設計為員在進行多次設計修改時能維持器件的引出腳固定。甚至在FPGA完成之前就可以指定引腳并完成PCB設計、制造。 Quicklogic的開發(fā)工具QuickWorks（r)中加入了一個貯存器制作向?qū)А＠盟梢宰詣赢a(chǎn)生各種規(guī)格和RAM、FIFO、ROM。 結論 集成有RAM的FPGA可以使設計為員在ATM應用中完成內(nèi)置高速的FIFO。正確運用這些資源可以降低設計的復雜性,節(jié)線成本及有助于減小板面積。為了確保RAM資源被正確使用,FPGA廠家提供了交互工具軟件,可以幫助設計為員完成FIFO設計。總之,高性能的芯片和優(yōu)良的軟件的結合使客房進行高速度、大容量的FPGA設計變得更方便。 | 
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