摘要：介紹了CYPRESS半導(dǎo)體公司推出的一種用于點(diǎn)對(duì)點(diǎn)之間的高速串行數(shù)據(jù)通信接收芯片CY7B933的原理及應(yīng)用。詳細(xì)說(shuō)明了其管腳功能、內(nèi)部組成、工作原理及工作方式。給出了一個(gè)由CY7B933構(gòu)成的實(shí)際接收電路及設(shè)計(jì)方法。
關(guān)鍵詞：串行數(shù)據(jù)通信 CY7B933 FIFO IDT7200 基帶傳輸 差分PECL輸出
1 概述
CY7B933是CYPRESS半導(dǎo)體公司推出的一種用于點(diǎn)對(duì)點(diǎn)之間高速串行數(shù)據(jù)通信的接收芯片。與其配套的發(fā)送芯片為CY7B923。CY7B933接收芯片的內(nèi)部電路主要包括兩對(duì)PECL串行輸入接口、PECL-TTL電平轉(zhuǎn)換器、時(shí)鐘同步器、成幀器、移位器、譯碼寄存器、譯碼器、輸出寄存器和測(cè)試邏輯等幾部分。在與CY7B923配套時(shí),CY7B933也有三種傳輸速度的器件可供選擇：其中標(biāo)準(zhǔn)系列的器件有CY7B933-JC、CY7B933-JI、CY7B933-SC和CY7B933-MB等四種型號(hào),它們的傳輸速度為160～330Mbps;高速系列的器件有CY7B933-400JC和CY7B933-400JI,其傳輸速率為160～400Mbps;低速系列的器件有：CY7B933-155JC、CY7B933-155JI等,其傳輸速率為150～160Mbps。CY7B933的封裝形式有28腳SOIC/PLCC/LCC等三種,采用0.8MBiCOMS工藝生產(chǎn)和單+5V電源供電,功率為650mW。
2 引腳功能及內(nèi)部結(jié)構(gòu)
CY7B933的引腳排列如圖1所示（SOIC封裝）,表1所列為其引腳功能說(shuō)明。圖2所示是其內(nèi)部結(jié)構(gòu)框圖,下面介紹各部分的主要功能。
表1 CY7B933的引腳功能表
| 名 稱 | 輸入/輸出 | 引 腳 功 能 |
| Q0-Q7（Qb-h） | TTL電平輸出 | 并行數(shù)據(jù)輸出。Q0-Q7輸出腳的值是剛接收到的數(shù)據(jù)。這幾個(gè)腳的數(shù)據(jù)是隨著CKR的變化而同步變化 |
| SC/D（Qa） | TLL電平輸出 | 特殊字符/數(shù)據(jù)指示。SC/D表明接收的數(shù)據(jù)類型：SC/D是高電平,表明接收的內(nèi)容是控制碼（特殊字符）;SC/D是低電平,表明接收到的是數(shù)據(jù)字符 |
| RVS(QJ) | TLL電平輸出 | 接收違例字符指示。當(dāng)RVS為高點(diǎn)平時(shí),表明在接收數(shù)據(jù)流中檢測(cè)到違例字符;若為低電平,表明檢測(cè)到錯(cuò)誤碼;在BIST方式時(shí),若RVS為低電平,表明由發(fā)送器、接收器以及鏈接線路等構(gòu)成的整個(gè)系統(tǒng)工作正常 |
| RDY | TLL電平輸出 | 輸出數(shù)據(jù)準(zhǔn)備好。上的負(fù)脈沖表明已經(jīng)接收到一個(gè)新數(shù)據(jù),并且已經(jīng)準(zhǔn)備好傳送。接收到空字符時(shí),RDY不出現(xiàn)負(fù)脈沖。在BIST方式下,RDY只是在每次測(cè)試循環(huán)中的最后一個(gè)字符出現(xiàn)時(shí)為高電平,其余時(shí)間保持低電平 |
| CKR | TLL輸出 | 讀數(shù)據(jù)時(shí)鐘。它是一個(gè)讀字節(jié)數(shù)據(jù)時(shí)鐘信號(hào),其頻率和相位與輸入的串行數(shù)據(jù)流保持一致 |
| A/B | PECL電平輸入 | 串行數(shù)據(jù)輸入端選擇。是PECL100K類型（接5伏參考電壓）的輸入端,用于輸入端的選擇。若A/B為高電平,INA端連接到移位寄存器,INA上的輸入信號(hào)有效并進(jìn)行譯碼;若A/B為低電平,選INB端 |
| INA± | 差分輸入 | 串行數(shù)據(jù)輸入端（INA±） |
| INB(INB+) | PECL電平輸入（差分輸入） | 串行數(shù)據(jù)輸入B端。這個(gè)腳即可以作為單端方式的PECL接收端（INB）,也可以作為差分對(duì)的正半端（INB+） |
| SI | PECL電平輸入（差分輸入） | 狀態(tài)輸入。此腳即可以作為單端PECL狀態(tài)監(jiān)控輸入（SI）,也可以作INB差分的負(fù)半端（INB-） |
| SO | TLL輸出 | 狀態(tài)輸出。SO是將SI轉(zhuǎn)換為TTL信號(hào)的輸出端 |
| RF | TLL輸入 | 幀同步允許 |
| REFCLK | TLL輸入 | 參考時(shí)鐘。RETCLK是作為時(shí)鐘/數(shù)據(jù)同步鎖相環(huán)的一個(gè)參考時(shí)鐘 |
| MODE | 3-電平輸入 | 譯碼方式選擇。在MODE腳上的電平可決定采用的譯碼方式;當(dāng)該腳接地時(shí),采用8B/10B譯碼方式;接VCC時(shí),采用旁通方式;當(dāng)其懸空時(shí),內(nèi)部上接電阻將該腳拉成VCC/2電平;此時(shí)為工廠測(cè)試方式 |
| BISTEN | TLL輸入 | 內(nèi)置自測(cè)試允許。若要ISTEN置為低電平,則設(shè)置為內(nèi)置測(cè)試方式 |
| VCCN | 輸出驅(qū)動(dòng)電路供電電源 | |
| VCCQ | 內(nèi)部電路供電電源 | |
| GND | 地 |
