| 隨著業(yè)界在信息分組（Packet）交換 網(wǎng)絡(luò)上進行高級業(yè)務的開發(fā),IP信息包的傳輸量和速率也與日俱增。電信運營商需要依靠非常準確的數(shù)據(jù)和統(tǒng)計能力,幫助他們更好的完成基于IP的服務。目前,系統(tǒng)設(shè)備中都是由網(wǎng)絡(luò)處理器（NPU）來完成相應的統(tǒng)計任務,但這已經(jīng)嚴重影響了NPU進行密集計算的能力和其它一些差異化的功能。針對這種情況,業(yè)界一般有三種解決辦法：第一種是在NPU上加 SRAM,這種方法比較簡單,但是會使NPU的負擔加重,甚至可能造成 50％的NPU性能都消耗在統(tǒng)計任務上,如果那樣系統(tǒng)就可能會被完全堵塞,網(wǎng)絡(luò)運營質(zhì)量也就會明顯下降;第二種是使用FPGA,也要加上SRAM。這樣一來,統(tǒng)計功能就需要兩個芯片來完成,而兩個芯片通常會有延遲和一致性的問題 ;第三種是使用自主開發(fā)的 ASIC,把邏輯和存儲部分結(jié)合到一起,然而隨之增加的系統(tǒng)設(shè)計成本卻不得不讓廠商三思。
IDT公司推出了專門的統(tǒng)計引擎芯片,集成了64位算術(shù)邏輯單元（ALU）,該芯片具有LA-1 接口,與NPU無縫連接,使NPU可以專注于提升密集計算的能力而不必再為流量統(tǒng)計耗費過多的性能。統(tǒng)計引擎的ALU采用增強的多端口存儲器單元架構(gòu),利用創(chuàng)新的“fire-and-forget”操作技術(shù)來更新多個計數(shù)器。“fire-and-forget”可取代傳統(tǒng)的讀取/修改/寫入順序,處理器能在每個時鐘周期內(nèi)訪問和更新4個計數(shù)器,使原先分別需要4次讀取和4次寫入的過程現(xiàn)在通過一次“單統(tǒng)計寫入”就能全部完成,從而可以使 QDR-II 帶寬效率提高 87.5%。同時,統(tǒng)計引擎的ALU可以靈活配置為512K 32 位計數(shù)器或 256K 64 位計數(shù)器。IDT公司表示,這一統(tǒng)計引擎產(chǎn)品的目標應用主要包括高速交換機、路由器和邊沿匯集網(wǎng)絡(luò)設(shè)備等。 
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