| 有助于減小便攜式應(yīng)用的尺寸、減少電磁干擾,縮減成本。 隨著便攜式設(shè)備變得越來越小,工程師想盡辦法節(jié)省空間。多年來廣為采用的一種方法就是將并行數(shù)據(jù)線改為串行數(shù)據(jù),這樣可以省去各種組件,如筆記本的顯示器和處理器之間的線路。一種專門為超便攜式產(chǎn)品設(shè)計(jì)的集成電路可讓這種方法應(yīng)用到諸如翻蓋手機(jī)的顯示屏等應(yīng)用設(shè)備上。 用于精度更高和色彩更豐富的高速數(shù)據(jù)通信意味著要有更多的電磁干擾（EMI）。此外,超便攜式設(shè)備要求低功率和低成本,封裝也要很小。最近出現(xiàn)的串化/解串化(SerDes)集成電路,也就是所謂的礢erDes產(chǎn)品,解決了所有這些問題。通過采用差分信號(hào)技術(shù)、電流轉(zhuǎn)換邏輯（CTL）以及改進(jìn)的低功耗差分I/O信號(hào)技術(shù)（LpLVDS）,跟以前的方法相比工程師可把EMI降低30－40dBm。 LpLVDS是用于短距離和低功率的LVDS技術(shù),電壓浮動(dòng)為250mV,每個(gè)通道的最大功耗為5mW。CTL是第一種用于感測接收器電流方向的差分信號(hào)技術(shù)。它的電壓浮動(dòng)大概是50mV,在1.8V電壓下每個(gè)通道的功耗不超過1mW,在基頻下EMI比LppLVDs低90dB。這兩種技術(shù)都被用來開發(fā)12、22和24位雙向串化/解串化集成電路,這些電路可進(jìn)行56MHz的并行接口操作,待機(jī)時(shí)電流僅為100nA。封裝有8×8mm 40腳鑄模無鉛封裝（MLP）,也有42腳球柵陣列（BGA）,這種封裝只有3.5×4.5mm大小,可滿足超便攜式產(chǎn)品的尺寸和成本要求。 處理器和彩色LCD是典型的單向通信應(yīng)用,這種應(yīng)用可以把屏線中的纜線數(shù)量從25根減為4根。如果應(yīng)用設(shè)備要求進(jìn)行雙向通信,電線減少的比例為50:7,要是進(jìn)行總線連接則增加到96:7。
更少的纜線
在處理器和彩色LCD之間單向通信采用串化/解串化集成電路,這樣可以把進(jìn)行水平和垂直同步(H/VSYNC)通信的纜線數(shù)目從25 根減少到4 根。
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