| 集成電路問世以來,IC技術一直沿著電路和器件特征尺寸按比例縮小的辦法大踏步前進,特征尺寸越小,電路和器件的性能越好。正由于此,上世紀末,Intel公司將集成度和性能都達到空前高水平的奔騰4芯片和PC送到用戶手上。目前MOSFET的溝道長度已趨近0.1mm(＝100nm）,按比例縮小的辦法還能繼續(xù)下去嗎？答案是否定的。早在20年以前,著名的“半導體器件物理”一書的作者Ｓ.Ｍ.Ｓze就預計,傳統(tǒng)MOSFET的溝道長度應大于約70nm。IBM研究中心的D.J.F.rank盼望能作出溝道長度達20-30nm的MOSFET,但是溝道再短就很困難了。也就是說20-30nm可能就是器件特征尺寸的物理極限。 為了減小器件特征尺寸,從而達到整體提升器件性能的目的,人們希望找到其它的方法來避開上述困難。在設法抑制短溝道效應的實驗中發(fā)現(xiàn),當特征尺寸逼近物理極限時,基于量子隧道效應的隧道效應器件比傳統(tǒng)MOSFET好。換言之,雙電子層隧道晶體管和共振隧道二極管等隧道效應器件比MOSFET更適合于納米電子學。 這是由美國Sandia國家實驗室Ｊ.Simmons等人首先研究的隧道效應器件。它由一個絕緣勢壘和兩個二維量子阱組成,絕緣勢壘位于兩個量子阱之間。為使器件正常工作,量子阱和勢壘厚度都很小,分別為15nm和12.5nm。由于勢阱厚度很小,勢阱可看成是二維的,電子運動被限制在阱平面內(nèi)。Sandia的研究者們把Deltt和MOSFET作類比,稱上量子阱接觸(Top quantum well contact)為源(電極）。下量阱接觸(Bottom quantum well contact)為漏(電極）。器件工作時,由于量子力學隧道效應,電子從上量子阱(Top quantum well)隧道穿過勢壘層到達下量子阱(Bottom quantum well)。 Deltt的結構如圖１所示。和MOSFET相比,上量子阱相當于源區(qū),下量子阱相當于漏區(qū),勢壘區(qū)(Barrier)相當于溝道,上控制柵(Top control gate)相當于MOSFET的柵極;和上控制柵相對應,還有背控制柵(Back control gate）,這個柵通常不是必備的(optional）。從圖１可以看到,源漏電極都是平面型的。為了保證源電極只和上量子阱接觸,漏電極只和下量子阱接觸,Deltt還有背耗盡柵(Back depletion gate)和上耗盡柵(Top detletion gate）。 由量子力學理論可知：量子阱中的電子能級由阱的尺寸和勢壘高度決定,當阱的尺寸很小時,電子能級間隔很大;當由勢壘隔開的兩個量子阱中的電子能級相同(對準）時,產(chǎn)生電子由一個阱到另一個阱的量子隧穿效應,因為在量子隧穿過程中,電子要遵守能量守恒和動量守恒原理。一般來講,在未加外電壓（包括源－漏電壓和柵壓）時,兩個量子阱中沒有相同的電子能級,因而沒有源——漏電流,器件是截止的。加上外電壓時,勢阱中電子能級會發(fā)生位移,電壓增大位移增大,當兩個勢阱中的電子能級對準時(共振）,隧道效應發(fā)生,器件導通。 Deltt的工作有類似MOSFET的一面：在某個源——漏電壓下,可由柵壓開關器件。但也有顯著不同的另一面：當柵壓再上升,超過共振點時,電子隧穿過程中止,器件關閉。也就是說,Deltt微分電阻可正可負,在器件從導通態(tài)到截止態(tài)的工作區(qū)微分電阻為正,從導通態(tài)到截止態(tài)的工作區(qū),微分電阻為負。 微分電阻可正可負的器件的主要優(yōu)點是,可用較少數(shù)量的器件完成相當?shù)墓δ�。如用兩個Deltt串聯(lián)可組成CMOS電路中需要n型和p型兩種MOSFET的靜態(tài)隨機存儲器單元。 雙電子層晶體管用InP或GaAs等半導體平面工藝制造,例如用分子束外延(MBE)技術或金屬有機化合物汽相淀積(MOCVD）技術生長厚度合適的窄禁帶半導體薄層制得量子阱區(qū),在其上再生長寬禁帶半導體層得到勢壘層。由于MOCVD和MBE技術生長的薄層厚度可控制在幾個納米以內(nèi),量子阱和勢壘的厚度都可控制在幾個納米內(nèi)。Deltt的勢壘厚度相當于MOSFET的“溝道”長度,電子渡越這種“溝道”靠的是比漂移運動快得多的量子隧道運動,因而Deltt的速度性能應比MOSFET好。而Deltt事實上不存在MOSFET那樣的溝道,所以不會出現(xiàn)短溝道效應。 限制Deltt速度性能進一步提高的是它的RC時間常數(shù)。很薄的勢壘其電阻Ｒ可以做得很小,但兩個量子阱靠得很近,電容Ｃ很大。為了改進速度性能j.Ｓimmons領導的研究小組在下量子阱后又增加了第三個量子阱。第三阱非常厚,電子隧穿過第一個勢壘從上量子阱到下量子阱后,繼續(xù)隧穿過第二個勢壘到第三阱,在第三阱中被較大的電勢梯度加速。增加了第三個量子阱,不但改善了Deltt的速度性能,而且使Deltt的工作電壓從豪安量級提高到伏量級,使其能與現(xiàn)有電子器件和電路相匹配。 現(xiàn)在Deltt的工作溫度較低(０℃）,人們努力的目標是室溫工作。制作Deltt的材料是Ⅲ－Ｖ族化合物半導體,最合適的是InAlAs/InGaAs材料系。 共振隧道二極管是由勢壘和量子阱組成的二端器件,所用材料大都為Ⅲ－Ｖ化合物半導體異質(zhì)結材料。麻省理工學院Ｒ.Ｈ.Ｍathews等人設計的RTD如圖２所示,量子阱為窄禁帶半導體InGaAs,勢壘為寬禁帶半導體AlAs。由于量子阱尺寸只有幾納米,量子阱中電子能級間隔很大,一般RTD的工作只和一個電子能級有關。圖中用細線畫出了被勢壘層AlAs隔開的左右兩個InGaAs勢阱中的電子能級。從上至下的三個分圖分別表示：隨著源——漏電壓Ｖsd的增加,左邊勢阱中的能級逐漸升高,由低于右邊勢阱中的能級(上圖）到等于右邊勢阱中的能級(中圖）,到高于右邊勢阱中的能級(下圖）。源——漏電流isd也隨著Ｖsd的升高發(fā)生變化,先是增大,當左、右勢阱中能級對準(共振）時,Isd達到最大。通過共振點后,由于兩個勢阱中電子能級再次偏離,隧穿幾率減少,Isd下降,所以和Deltt類似,RTD的微分電阻也可正可負,利用這一特性,可用兩個背靠背連接的RTD和一個晶體管構成靜態(tài)RAM單元,既節(jié)省芯片面積,又降低功耗。 RTD的高速性能是很突出的,比當前最快的高電子遷移率晶體管(HEMT）還快,其振蕩頻率已做到700GHZ。人們利用RTD和HEMT組成RTD/HEMT電路,這種電路和HEMT相比,完成同樣的功能,元件數(shù)和芯片面積都下降了。例如RTD/HEMT比較器電路和HEMT比較器電路相比,元件數(shù)減少5/6,芯片面積減少3/4。 至今,和Beltt一樣,大多數(shù)RTD是用Ⅲ－Ｖ族化合物半導體,如GaAs和InP工藝制造的,主要用于軍事、國防領域,但也有人研發(fā)了類似的硅基共振隧道二極管——硅共振帶間隧道二極管（RITD）。將硅RITD和CMOS晶體管技術相結合,可改進電路速度性能和減少電路管腳數(shù)。例如RITD/CMOS數(shù)字轉換器電路和CMOS數(shù)字轉換器電路相比,尺寸減少2/3,速度提高一倍,功耗大大降低(動態(tài)功耗降低到1/5.8,靜態(tài)功耗降低到1/2.3）。 致力開發(fā)和研究與CMOS電路相容的RTD制造工藝的Seabaugh認為,在逼近IC技術物理極限的今天,只在CMOS電路制造工藝基礎上增加一塊掩膜的硅基RTD工藝,給CMOS電路的設計提供了新的柔性和活力。■ 參改文獻 1 S.M.Sze.physics of Semiconductor devices. Nd,Newyork Wiley1981 2 L.Geppert.guantum tuanwistors: toward nanoelectronics. IEEE Spectrum.Vol.37(2000).NO.9:46～49 |
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