| 作為通過ASIC和FPGA實現(xiàn)復雜的SystemC或ANSI-C算法的系統(tǒng)級EDA設(shè)計工具,A｜RT Designer更具備了從行為C/C++代碼自動生成周期精確與位精確的模擬模型的能力,使模擬的速度比RT級模型提高了30至100倍。 Adelante Technologies(即以前的Frontier Design)6月18日在美國拉斯維加斯的第38屆DAC會議與展覽上宣布,它的A｜RT Designer工具軟件最近增加了可從行為C/C++代碼軟件自動生成周期精確與位精確的模擬模型的能力。 A｜RT Designer是系統(tǒng)結(jié)構(gòu)探索和綜合工具,設(shè)計人員利用它可以從C語言表示的算法出發(fā),交互式地得到優(yōu)選的硬件架構(gòu)。它不僅可以生成Verilog或VHDL RTL描述,而且,現(xiàn)在還可以自動生成周期精確與位精確的C語言模擬模型,實現(xiàn)高速的系統(tǒng)級芯片模擬。 
對于系統(tǒng)級芯片的設(shè)計,基于周期的模擬是十分必要的。因為如果利用RT級模型進行基于事件的模擬,對于一個包含幾百萬個晶體管的芯片來說,模擬的速度實在是非常緩慢。另一方面,為了準確模擬由于固定字長而產(chǎn)生的量化與溢出的效應,位精確的模型也是必需的。以第三代手機的設(shè)計為例,它必須在現(xiàn)實生活的各種工作環(huán)境下進行檢驗,包括在以各種速度行駛的汽車上,在稠密的市區(qū),以及在距離基站的不同距離上。這些工作環(huán)境都影響到接收信號的特征,手機必須通過那些相應條件下的檢驗方可投入生產(chǎn)。在進行系統(tǒng)模擬時,必須采用數(shù)以萬計的樣本組數(shù)據(jù)檢驗。但是,基于事件的RT級模擬每分鐘只能處理100組以下的數(shù)據(jù),進行一次這樣的測試模擬就要化去一周的時間。然而,采用周期精確與位精確的基于周期的模擬,可以把模擬的速度提高30至100倍,用不了兩個小時就可以完成一次模擬。 問題是如何獲得周期精確與位精確的模型？如果讓設(shè)計人員從系統(tǒng)的C/C++語言行為設(shè)計去生成這種模型相當于進行第二次設(shè)計,非常耗費時間。目前市場上有一些基于周期的模擬軟件,可以從RT級C/C++代碼、Verilog或VHDL表示生成周期精確的模型,但是編寫RT級模型代碼時必須采用特別的編碼規(guī)則。學習和掌握這些規(guī)則需要若干周的時間。不僅如此,它們生成的周期精確的模型沒有解決量化誤差和溢出誤差可能產(chǎn)生的系統(tǒng)問題。 A｜RT Designer可以從用C/C++語言編寫的系統(tǒng)行為模型自動地生成周期精確與位精確的C語言模型,以及自動生成RT級Verilog或VHDL模型。因此,A｜RT Designer不僅可以從C/C++代碼生成系統(tǒng)的硬件描述,而且,它的模擬速度也比RT級的模擬要快30～100倍,其原因一方面是模擬不必涉及很多細節(jié),可以在更抽象的級別上進行;另一方面是周期精確的模型掌握了操作執(zhí)行的確切順序,可避免許多不必要的操作。 Adelante Technologies公司用C++語言開發(fā)了一個高度并行的3G Turbo編碼器IP核,該IP核能執(zhí)行計算強度高而且高度精確的LogMAX算法,其信噪比較3GPP標準至少高0.5分貝。A｜RT Designer幫助完成了采用FPGA和ASIC進行的設(shè)計。單芯片F(xiàn)PGA實現(xiàn)的3GPP turbocoder編碼器只需要2805個Xilinx Virtex條片以及Virtex XCV400E中的16塊RAM。ASIC版本包含6萬2千門,7.3KB RAM,時鐘頻率150MHz,采用Artisan TSMC 0.18μm庫。這個編碼器通過由A｜RT Designer生成的VHDL和周期精確的C二種模型加以模擬,運行47200次模擬所需的時間采用VHDL模型是2分56秒,而采用周期精確的C模型只需2.11秒,比前者快65倍。 |
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