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在ASIC中的FPGA核

　　由于片上系統(tǒng)需要大量的投資,修改設(shè)計(jì)對很多用戶來說超出其能力。驗(yàn)證工具雖然可以及時(shí)查出設(shè)計(jì)的錯(cuò)誤,但是概念上的錯(cuò)誤,或者改變預(yù)想的功能對于已近完成的設(shè)計(jì)來說可能是顛覆性的。這就促使人們把設(shè)計(jì)中有爭議的模塊放入到可編程邏輯中去,并且預(yù)留一定的空間用作將來做設(shè)計(jì)調(diào)整。

　　直到今年,一片獨(dú)立的可編程芯片仍是解決上述問題的唯一辦法。但是現(xiàn)在情況有了改變,歷史頗長的FPGA生產(chǎn)商Actel和新的IP生產(chǎn)商Adaptive Silicon涉足了這個(gè)領(lǐng)域,這兩家公司都提供可嵌入在系統(tǒng)級芯片設(shè)計(jì)中的用于改變已完成芯片的功能的內(nèi)核。

　　Actel的VariCore EPGA(嵌入式FPGA)邏輯模塊就是為ASIC和ASSP提供可調(diào)整的可再編程特性的FPGA內(nèi)核,與該公司以往的產(chǎn)品不同。該模塊采用0.18微米的CMOS SRAM工藝技術(shù)設(shè)計(jì),其新的版本將用更先進(jìn)的工藝（見圖１）。

　　在VariCore EPGA這個(gè)新內(nèi)核中,Actel公司沒有使用其現(xiàn)有的以反熔絲為基礎(chǔ)的架構(gòu),也沒有使用其最近才獲得的Gatefield技術(shù),而是采用了從最底層一直到嵌入式的片上系統(tǒng)的架構(gòu)。

根據(jù)該公司講,這個(gè)辦法帶來以下的結(jié)果：

＊可提供最小的片上可再編程的片上系統(tǒng)的晶片面積;

＊比標(biāo)準(zhǔn)的FPGA更優(yōu)秀的性能與晶片面積比;

＊比標(biāo)準(zhǔn)的軟件IP更優(yōu)秀的性能與功耗比。

　　另外,它適用于標(biāo)準(zhǔn)的設(shè)計(jì)流程并且得到許多主要的獨(dú)立晶圓廠商支持,如中國臺灣的聯(lián)電（UMC）和臺積電（TSMC）,新加坡的特許半導(dǎo)體（Chartered Semiconductor）。

　　Adaptive Silicon公司的MSA2500可編程邏輯內(nèi)核是一個(gè)基于算術(shù)邏輯單元（ALU）架構(gòu)的多尺度的陣列。根據(jù)生產(chǎn)商的說法,這種架構(gòu)映射數(shù)據(jù)通道的功能要優(yōu)于傳統(tǒng)的可編程邏輯架構(gòu)。

　　基本的架構(gòu)塊是由64個(gè)四位ALU組成,稱為Hex模塊,Hex模塊可以按照矩形方式連接,推薦采用4x4的矩陣,容量取決于MSA矩陣的尺寸和要實(shí)現(xiàn)的邏輯類型。

　　對于高階的算術(shù)函數(shù),4x4的矩陣將達(dá)到近25000ASIC門的密度,對于隨機(jī)的邏輯控制函數(shù),密度可以與查找表結(jié)構(gòu)相比,或者約為算術(shù)函數(shù)密度的一半。

　　MSA2500技術(shù)已制成測試芯片,采用LSI Logic的0.18微米G12工藝生產(chǎn)。測試芯片隨后將在TSMC的0.18微米工藝生產(chǎn)。設(shè)計(jì)許可證以30萬美金開始,每年最少大約5萬美金,單獨(dú)用戶對軟件的可變許可證費(fèi)用是每年5萬美金。

工藝進(jìn)展

　　Altera公司將從TSMC的工藝進(jìn)展中獲益,它的Apex EP20K400E器件已經(jīng)在0.18微米工藝的300毫米晶片的新線上生產(chǎn)。因?yàn)樯�產(chǎn)線的增長,兩個(gè)公司都希望產(chǎn)量能擊敗現(xiàn)有的200毫米的線。對于大的芯片,如高端的FPGA,更大晶片的好處應(yīng)該超過9：4的面積優(yōu)勢,這是靠減少切掉晶片邊緣的芯片。

　　預(yù)期在今年,更進(jìn)一步的方式是全部銅金屬層的0.13微米工藝,這個(gè)工藝有0.13微米與晶體管尺寸相同的互連間距,將帶來更小的芯片和更高的速度。

　　利用現(xiàn)有的0.18微米APEX PLD,該公司已經(jīng)成功地用Reed-Solomon IP核實(shí)現(xiàn)前向誤差校正,速率超過10Gbits/s,或OC192。要知道這是如何進(jìn)行的請?jiān)L問http://altera.com/Ipmegastore。

　　Xilinx已計(jì)劃在其VirtexII結(jié)構(gòu)中利用這些前沿技術(shù)的優(yōu)勢,它包括的特性目的在移去DSP系統(tǒng)中的瓶頸,在單個(gè)FPGA中將包含多達(dá)192個(gè)乘法器和高達(dá)3.5Mbits的雙口RAM,這在以前是不可能的事情。

　　VirtexII的乘法器將支持18位帶符號或17位不帶符號的表示,可以級聯(lián)來支持更大的數(shù)字,取決于比特寬度,它們在完全組合的方式運(yùn)行在140-250MHz。

　　設(shè)計(jì)者可以利用多達(dá)192個(gè)乘法器實(shí)現(xiàn)18x18的乘法累加（MAC）陣列,或者利用乘法器單元作為小的乘法器在單個(gè)芯片形成384個(gè)MAC,對于VirtexII的信號處理軟核的輔助清單與其設(shè)計(jì)軟件可以一起使用。

　　濾波器產(chǎn)生器、乘法器產(chǎn)生器和參數(shù)化MAC都包含在此工具,其它的在1000到1500美元之間。更多信息和下載,請?jiān)L問http://www.xilinx.com/ipcenter。

復(fù)雜PLD

　　Lattice半導(dǎo)體公司已推出ispLSI2000VE系列,這個(gè)3.3V系統(tǒng)內(nèi)可編程CPLD系列提供從32到192個(gè)宏單元等五種規(guī)格,最快的器件ispLSI2032VE運(yùn)行在300MHz的最大工作頻率（fmax）和3ns的出腿延時(shí)（Tpd）。

　　可寄存的I/O時(shí)序包括2ns的輸入到時(shí)鐘的建立時(shí)間和2ns的時(shí)鐘到輸出的延時(shí)時(shí)間,這說明其比最新的3.3V可競爭的系列快1/3。

　　這個(gè)系列有PLCC、PQFP/TQFP,以及細(xì)間距的BGA等封裝。全部為3.3V系統(tǒng)內(nèi)可編程,該公司8.2版本適配器支持這些系列,可以支持所有主要的工具進(jìn)行設(shè)計(jì)。大量采購的價(jià)格在低于2美元到低于7美元的范圍。

帶可編程邏輯的硬核

　　Triscend公司已經(jīng)擴(kuò)展了它的基于8051的帶E5+Ethernet參考設(shè)計(jì)的CsoC系列,這把Ethernet的連通性加到微控制器系列,要把它與CS8900A的MAC/PHY和CMX-MicroNet的TCP/IP堆棧組合起來。

　　Triscend公司的嵌入可編程邏輯稱為可配置系統(tǒng)邏輯,利用來實(shí)現(xiàn)16位中斷驅(qū)動(dòng)接口到CS8900A。公司估計(jì)這個(gè)兩片方案的硬件成本在15美元。訪問www.triscend.com可得到其信息。

開發(fā)工具

　　Insight Electronics公司已增加VirtexII開發(fā)板到其硬件工具產(chǎn)品中用于Xilinx的FPGA,此板允許設(shè)計(jì)者驗(yàn)證新的概念、測試接到已有電路或器件的接口、證實(shí)一個(gè)軟IP核或用VirtexII FPGA技術(shù)的實(shí)驗(yàn)。

　　基于256球狀細(xì)間距柵格的封裝FG256,板可用XC2V40或XC2V1000,它提供一個(gè)為了直接配置的JTAG連接器和XC18V系列的串行系統(tǒng)內(nèi)編程的PROM。利用板上的100MHz和24MHz振蕩器和兩個(gè)外部時(shí)鐘輸入實(shí)現(xiàn)多時(shí)鐘。

　　用戶可選擇的組和參考電壓跳線器支持許多系統(tǒng)I/O的標(biāo)準(zhǔn),可以由用戶配置每個(gè)I/O組為1.5V、1.8V、2.5V或3.3V的模式,八個(gè)I/O組的五個(gè)包含VRN和VRP電阻,支持VirtexII的數(shù)字可控阻抗,第六組包含兩個(gè)為了VRN和VRP輸入的電位器,在24～525Ω范圍給出此I/O組。

　　XC2V1000版本包含一個(gè)16Mx16 DDR存儲器,允許DDR接口的探測。兩個(gè)板包含電源、110V交流到5V的適配器、參考設(shè)計(jì)、文件和可選的Xilinx軟件包。

XC2V40的開發(fā)板為２295美元,XC2V1000的開發(fā)板為695美元.

訪問http://www.insight-electronics.com/solutions/kits/xilinx獲得更多的信息。