可編程的SOC：兩芯片系統(tǒng)與真正單芯片系統(tǒng)
系統(tǒng)級(jí)集成仍然是半導(dǎo)體產(chǎn)業(yè)中的標(biāo)題新聞。正在進(jìn)行的工作把幾乎是全部的系統(tǒng)功能集成到單個(gè)硅片上。片上系統(tǒng)（SOC）可以提供更好的性能、更低的功耗、更小的印制板空間,以及更低的成本,因而受到人們的青睞。片上系統(tǒng)傳統(tǒng)上一直是用掩模ASIC去實(shí)現(xiàn)。但是,ASIC的不可重用的工程費(fèi)用達(dá)到每次設(shè)計(jì)25萬(wàn)美元或更多,最低訂購(gòu)量大,設(shè)計(jì)周期長(zhǎng)。因此,只適合在批量大、能夠承受得起這種成本的項(xiàng)目上使用。
幾家IC廠商已經(jīng)推出一種新的混合型SoC器件,即可編程片上系統(tǒng)。它們結(jié)合了微控制器、存儲(chǔ)器,和用于定做外設(shè)、DSP預(yù)處理及其他功能的各種密度的可編程邏輯。美國(guó)的一家咨詢公司DataQuest估計(jì),在今后五年內(nèi),可編程SOC的市場(chǎng)將達(dá)到30億美元。
但是,盡管片上系統(tǒng)從名稱上說(shuō)是一個(gè)單芯片方案,而實(shí)際上可編程片上系統(tǒng)是兩芯片方案。它們是基于SRAM的,從而需要外部的配置EEPROM來(lái)儲(chǔ)存FPGA配置數(shù)據(jù)和處理器的執(zhí)行代碼。因此,可編程SOC不是單芯片的SOC,它們是帶有外部存儲(chǔ)器的SOC。外部器件帶來(lái)的額外費(fèi)用和印制板面積在很多應(yīng)用中都是一個(gè)嚴(yán)重的不足。帶外部EEPROM可以比真正單芯片方案增加330％的板面積。
Atmel公司今年2月剛剛宣布推出世界上第一個(gè)真正的單芯片可編程SOC。這個(gè)AT94S現(xiàn)場(chǎng)可編程系統(tǒng)級(jí)IC（FPSLIC）器件系列集成了配置EEPROM,5000至40000門的FPGA,20+MIPS AVR RISC微控制器,20～36KB SRAM,以及包括UARTS、定時(shí)器/計(jì)數(shù)器和2針串口在內(nèi)的外設(shè)。 
增加安全性
對(duì)于包含在FPGA和處理器代碼中的知識(shí)產(chǎn)權(quán)進(jìn)行保護(hù),近年來(lái)在電信、網(wǎng)絡(luò)和消費(fèi)市場(chǎng)中引起高度重視。可編程SOC需要非易失存儲(chǔ)器來(lái)儲(chǔ)存針對(duì)片上FPGA和微控制器進(jìn)行的設(shè)計(jì)。通常使用外部EEPROM來(lái)完成這個(gè)功能,其安全性受到限制,因?yàn)槿绻麖呐渲么鎯?chǔ)器中讀出后,可以通過(guò)逆向工程得到配置數(shù)據(jù)。
AT94S系列器件具有專利的安全性能,它可以保護(hù)FPGA配置與微控制器程序不能從配置EEPROM中讀出。器件上有一個(gè)安全位可以通過(guò)編程加以設(shè)置,它阻止存儲(chǔ)器在靜態(tài)或器件進(jìn)行內(nèi)部配置過(guò)程中被讀出。一旦安全位被設(shè)置,外部訪問(wèn)配置EEPROM的唯一方法是首先要擦除它。這種功能既提供了設(shè)計(jì)的保密性,又不妨礙在系統(tǒng)可編程性。Atmel在業(yè)界第一個(gè)做到了在單一的封裝中既提供安全性又具有在系統(tǒng)可編程性。 低功耗
AT94S FPSLIC系列器件在可編程SOC中具有非常低的功耗特點(diǎn)。它在待機(jī)方式下額定電流最大值僅為0.05mA,工作時(shí)耗電為2～3mA/MHz。它的加電復(fù)位峰值電流小于50mA。而有些基于SRAM的FPGA和可編程SOC在加電復(fù)位時(shí)電流達(dá)2A,使得不適合在電池供電中應(yīng)用。
AT94S FPSLIC器件集成的8位RISC AVR處理器具有高效的代碼密度,單周期的指令執(zhí)行時(shí)間,可以在較低的鐘頻下獲得更高的系統(tǒng)吞吐量,也進(jìn)一步降低了功耗。
協(xié)同驗(yàn)證環(huán)境
Atmel在System Designer工具套件中提供了協(xié)同驗(yàn)證環(huán)境,無(wú)縫地集成了Atmel的FPGA設(shè)計(jì)工具,第3方HDL模擬器,AVR微控制器指令集模擬器和調(diào)試工具。這種組合使設(shè)計(jì)人員能夠在FPGA邏輯設(shè)計(jì)的同時(shí)進(jìn)行高級(jí)C語(yǔ)言微控制器代碼的模擬。邏輯模擬的過(guò)程中,C或匯編語(yǔ)言AVR代碼可以直接調(diào)試。這種調(diào)試能力對(duì)于習(xí)慣了C或匯編代碼設(shè)計(jì)流程的嵌入系統(tǒng)設(shè)計(jì)人員非常重要。對(duì)于可編程SOC獲得微控制器代碼調(diào)試能力的另一種途徑是開發(fā)一塊原型板,這需要幾個(gè)月的時(shí)間,從而使得設(shè)計(jì)驗(yàn)證和代碼開發(fā)也相應(yīng)會(huì)拖后幾個(gè)月的時(shí)間。協(xié)同驗(yàn)證允許設(shè)計(jì)人員在建立原型板之前驗(yàn)證代碼、邏輯及它們的相互作用,加快了產(chǎn)品進(jìn)入市場(chǎng)的時(shí)間。
協(xié)同驗(yàn)證例程允許HDL模擬器和AVR指令集模擬同時(shí)和交互地運(yùn)行。設(shè)計(jì)人員可以逐條通過(guò)微代碼指令。System Designer的協(xié)同驗(yàn)證框架具有一個(gè)總線接口模型,它定義可編程邏輯與微控制器如何一同工作,對(duì)邏輯及微控制器與邏輯之間的存儲(chǔ)器總線進(jìn)行解碼。它完全實(shí)現(xiàn)了硬件與軟件執(zhí)行的同步,以及源程序和匯編軟件調(diào)試的同步。這個(gè)工具套件提供AVR存儲(chǔ)器和寄存器的可視性,硬件設(shè)計(jì)的可視性。
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