用于控制和包處理的微處理器是現(xiàn)代網(wǎng)絡(luò)設(shè)備的心臟。基于MIPS的64位微處理器應(yīng)用于接入、城域光網(wǎng)、傳輸這些從邊緣到核心的所有網(wǎng)絡(luò)領(lǐng)域。但是,要達(dá)到更高線路速率和更多功能的雙重要求,設(shè)計(jì)師必須尋找能夠提高網(wǎng)絡(luò)設(shè)備處理能力的新系統(tǒng)結(jié)構(gòu)。
通用型微處理器為了幫助滿足OC-48線路速率要求和繼續(xù)成為未來網(wǎng)絡(luò)結(jié)構(gòu)的可行解決方案,必須提供大幅度改善的包處理性能。舉例來說,一些最近面世的微處理器結(jié)構(gòu)具有集成的高速雙CPU和專為聯(lián)網(wǎng)設(shè)計(jì)的接口。目前,網(wǎng)絡(luò)元素除作為單個(gè)構(gòu)件而設(shè)計(jì)外,設(shè)計(jì)人員正在將微處理器集成到系統(tǒng)結(jié)構(gòu)中,此類結(jié)構(gòu)將定制邏輯的性能和通用型微處理器的靈活性相結(jié)合以取得更好的線速處理能力。
不同的市場相同的設(shè)計(jì)
內(nèi)部CPU結(jié)構(gòu)和微處理器外部連接的技術(shù)推動力,在以往一直是工作站、微機(jī)、服務(wù)器等主流計(jì)算裝置。通信是與計(jì)算機(jī)差別很大的一種應(yīng)用,但微處理器結(jié)構(gòu)尚未適應(yīng)通信發(fā)展的需要。
目前的網(wǎng)絡(luò)設(shè)備中所使用的微處理器當(dāng)初是為工作站設(shè)計(jì)的。事實(shí)上,絕大多數(shù)第一代聯(lián)網(wǎng)設(shè)備與工作站非常相似,只是具有不同的包裝和單一應(yīng)用要求。在微機(jī)中,CPU與控制器層和I/O層或線路卡相連接。早期的路由器僅僅是具有網(wǎng)絡(luò)接口的計(jì)算機(jī),該接口將來自物理層的電信號轉(zhuǎn)換成包數(shù)據(jù)。因此,微處理器負(fù)責(zé)執(zhí)行所有聯(lián)網(wǎng)功能,包括運(yùn)行操作系統(tǒng)、管理網(wǎng)絡(luò)及決定包路由。
隨著網(wǎng)絡(luò)速度的增加和功能超越交換與路由選擇的范疇,此I/O層就需要更高的智能程度。在高線路速率下由處理器進(jìn)行路由選擇的同時(shí),發(fā)送每個(gè)包給處理器并執(zhí)行網(wǎng)絡(luò)作業(yè)已不再可能。CPU已經(jīng)超載,以ASIC或FPGA形式的特種電路被設(shè)計(jì)為協(xié)助微處理器完成包處理。此時(shí),網(wǎng)絡(luò)設(shè)備內(nèi)的處理已被分成控制平面和數(shù)據(jù)平面兩類,操作系統(tǒng)和網(wǎng)絡(luò)應(yīng)用駐留在控制平面內(nèi),數(shù)據(jù)平面負(fù)責(zé)包數(shù)據(jù)的分析和操作。
在現(xiàn)代網(wǎng)絡(luò)設(shè)備中,一個(gè)處理器用于運(yùn)行操作功能,而其他分布式處理器則起著數(shù)據(jù)平面內(nèi)的輔助作用。然而事實(shí)依然是,當(dāng)前一代設(shè)備中使用的所有處理器均為針對計(jì)算機(jī)而非網(wǎng)絡(luò)應(yīng)用而設(shè)計(jì)和優(yōu)化,這就使得系統(tǒng)設(shè)計(jì)者不得不在控制平面和數(shù)據(jù)平面內(nèi)使用同類CPU和CPU互聯(lián)。此CPU設(shè)計(jì)在諸如OC-3和OC-12的較低線路速率下是高效率的。舉例來說,PMC-Sierra的RM7000微處理器,目前用于思科公司的7000系列路由器的數(shù)據(jù)路徑,以線速進(jìn)行包處理。
盡管控制平面處理可由計(jì)算機(jī)式微處理器高效率地完成,OC-48及更高線路速率和不斷提高的包處理功能要求,在傳統(tǒng)微處理器的能力和數(shù)據(jù)平面的需求間造成差距,這種差距導(dǎo)致了稱為“網(wǎng)絡(luò)處理器”的新處理解決方案的問世。
圖形處理指明了方向
聯(lián)網(wǎng)用微處理器的演變與圖形行業(yè)中微處理器的演變是類似的。隨著顯示器要求更多的圖形功能且顯示分辨率按幾何級數(shù)增長,修改ASIC的速度就落后于形勢的要求。此時(shí),為了提供更佳的圖形性能和滿足最新標(biāo)準(zhǔn),人們推出了可編程圖形解決方案。當(dāng)時(shí)通用型CPU被要求處理高速重復(fù)性比特水平作業(yè),這對于微處理器來說并非所長。此類解決方案最終在市場中落敗了,這是因?yàn)榕鋫涓咚貯SIC的快速CPU成本較低且速度更快。如此一來,新一代ASIC和軟件功能的標(biāo)準(zhǔn)化,就成了取代可編程圖形引擎的主要原因。
今天的通信市場面臨著類似情況。我們目前正處于網(wǎng)絡(luò)應(yīng)用微處理器開發(fā)的第二個(gè)階段。鑒于每一代新的標(biāo)準(zhǔn)微處理器從開始設(shè)計(jì)到投放市場需要約三年時(shí)間,諸如網(wǎng)絡(luò)處理器等垂直的第三代CPU已經(jīng)在填補(bǔ)由目前的通用型微處理器造成的性能缺口。PMC-Sierra公司正在朝向第四階段邁進(jìn),在此階段,為適應(yīng)聯(lián)網(wǎng)設(shè)備市場而得到修改的通用型微處理器與包處理的專用ASIC組合將會出現(xiàn)。
仍難達(dá)到OC-48線速
去年,一體化的可編程解決方案號稱具有OC-48能力,但現(xiàn)在,網(wǎng)絡(luò)處理器生產(chǎn)廠商正在接受其處理能力的現(xiàn)實(shí),并且已經(jīng)只是宣傳OC-12的線速性能。為了交付OC-48應(yīng)用所需的第2層至第7層處理能力,在數(shù)據(jù)路徑中使用網(wǎng)絡(luò)處理器系統(tǒng)的設(shè)計(jì)者,不得不考慮讓包離開數(shù)據(jù)路徑而到達(dá)某個(gè)固定功能協(xié)處理器。
網(wǎng)絡(luò)處理器這個(gè)術(shù)語被用于描述范圍巨大的數(shù)據(jù)平面用處理解決方案。一些設(shè)計(jì)采用了組桶結(jié)構(gòu),在此每個(gè)包被一條特種處理器鏈一次處理一小部分,而其他設(shè)計(jì)則使用平行處理器來平行處理許多包。還有一些設(shè)計(jì)模仿了當(dāng)代高性能ASIC,在寄存器編程的管道中提供多項(xiàng)固定功能。盡管所用的方式各不相同,人們的目標(biāo)是在標(biāo)準(zhǔn)化包處理方式的同時(shí),能夠通過軟件添加功能。
網(wǎng)絡(luò)處理器計(jì)劃用純粹的可編程解決方案同時(shí)取代通用型CPU和ASIC。盡管專用型網(wǎng)絡(luò)處理器在編程能力上具有特定優(yōu)勢,但也有嚴(yán)重的不足。問題的核心是CPU可以比較快地完成許多功能,但不能極快速地完成任何功能。網(wǎng)絡(luò)處理器可以很好地完成一些任務(wù),但重復(fù)性高速處理功能并不在此列。
當(dāng)網(wǎng)絡(luò)處理器開始試圖向OC-48領(lǐng)域邁進(jìn)時(shí),這一點(diǎn)就突出出來。在此數(shù)據(jù)速率下,運(yùn)營商為了避免帶寬商品化,需要提供具有內(nèi)容識別能力的IP服務(wù)。諸如入侵檢測、負(fù)載均衡、服務(wù)質(zhì)量(QoS)等具有內(nèi)容識別能力的服務(wù)項(xiàng)目,都需要以線速對每個(gè)包進(jìn)行第2層至第7層檢查和處理。即使處理器的時(shí)鐘速度以摩爾定律的速度增加,通信線路速率的增加要比處理器處理數(shù)據(jù)能力的增加快得多。舉例來說,在10Gbit/s速度下,1GHz的處理器可執(zhí)行64個(gè)指令以處理一個(gè)64字節(jié)包,對于任何有實(shí)用價(jià)值的服務(wù)來說,這樣的性能和擴(kuò)展能力都是不夠的。
硬連線的ASIC可以提高性能
與此相對照,能夠以線速執(zhí)行諸如分類、查表、成幀、轉(zhuǎn)送等重復(fù)性固定功能的ASIC已在市場中出現(xiàn)。網(wǎng)絡(luò)處理器無法向OC-48及更高速度擴(kuò)展的事實(shí)表明,更多的第2層至第7層功能必須由硬連線ASIC處理,方能實(shí)現(xiàn)交付具有內(nèi)容識別能力服務(wù)的擴(kuò)展能力、速度及成本目標(biāo)。目前,數(shù)據(jù)路徑內(nèi)的最佳解決方案是使用ASIC或協(xié)處理器來實(shí)現(xiàn)快速的標(biāo)準(zhǔn)功能,并讓該ASIC與處理器緊密配合以執(zhí)行其他功能。
PMC-Sierra公司的ClassiPI可提供高達(dá)第7層的硬件分類,是使用ASIC協(xié)助現(xiàn)有網(wǎng)絡(luò)處理器實(shí)現(xiàn)OC-48能力的一例。在數(shù)據(jù)平面的現(xiàn)有結(jié)構(gòu)中,網(wǎng)絡(luò)處理器將包卸載給不在數(shù)據(jù)路徑上的ClassiPI。ClassiPI將執(zhí)行報(bào)頭或內(nèi)容分類查找,然后將結(jié)果發(fā)回該處理器。借助于ClassiPI,此功能的執(zhí)行速度是只用網(wǎng)絡(luò)處理器的10倍。
數(shù)據(jù)平面的演變
在數(shù)據(jù)平面內(nèi),數(shù)據(jù)路徑中的網(wǎng)絡(luò)處理器最終將被與通用型CPU緊密連接的專用ASIC所取代。ASIC負(fù)責(zé)以低成本在線速下處理標(biāo)準(zhǔn)的重復(fù)任務(wù),下一代微處理器將提供完成諸如第一路徑失敗和操作系統(tǒng)管理等常規(guī)和例外處理所需的高性能和靈活性,如此就可縮短等待時(shí)間和降低復(fù)雜性。
現(xiàn)有的通用型處理器具有可移植、可維護(hù)軟件的靈活性,但缺乏更高數(shù)據(jù)速率所需的性能。與此相反,網(wǎng)絡(luò)處理器需要與其基礎(chǔ)結(jié)構(gòu)密切關(guān)聯(lián)的類似微程序的特制軟件,但與當(dāng)現(xiàn)在的通用型微處理器相比具有更好的性能。最佳解決方案是將二者結(jié)合起來。
下一代的微處理器
為了使微處理器在目前的OC-48及未來的OC-192和OC-768網(wǎng)絡(luò)應(yīng)用中有實(shí)用價(jià)值,設(shè)計(jì)人員必須考慮到控制平面和數(shù)據(jù)平面所面臨的未來挑戰(zhàn),并且必須根據(jù)網(wǎng)絡(luò)的要求優(yōu)化性能。PMC-Sierra公司目前正在用新的RM9000x2多處理器淘汰高性能聯(lián)網(wǎng)用單CPU微處理器結(jié)構(gòu),此多處理器能以吉赫茲頻率同時(shí)運(yùn)行兩個(gè)基于MIPS的處理器。
控制平面的微處理器始終對提高系統(tǒng)性能和縮短等待時(shí)間起著決定性作用。但網(wǎng)絡(luò)設(shè)備的設(shè)計(jì)人員需要讓這些更快的器件消耗較少的板上空間和功率。IP路由器、遠(yuǎn)程接入應(yīng)用或高性能服務(wù)器的控制平面微處理器需要優(yōu)化的I/O,以便高效率地與其他包處理構(gòu)件連接。
PMC-Sierra公司在其新的多處理器上集成了一個(gè)DDR SDRAM內(nèi)存控制器以縮短等待時(shí)間,一個(gè)下一代I/O總線HyperTransport以實(shí)現(xiàn)高速低管腳數(shù)數(shù)據(jù)流,以及一個(gè)老式SysAD I/O總線以連接為數(shù)眾多的標(biāo)準(zhǔn)系統(tǒng)周邊設(shè)備。0.13μm工藝令PMC-Sierra能夠在增加一個(gè)處理器和多個(gè)接口的同時(shí)降低其面積,也將處理器的功耗降低到5W以滿足市場的要求。
數(shù)據(jù)平面設(shè)計(jì)人員也需要下一代的I/O和老式I/O以提供由高速CPU至線速數(shù)據(jù)路徑的直接連接。此外,著重改善數(shù)據(jù)平面性能的設(shè)計(jì)人員想要有供其微處理器使用的標(biāo)準(zhǔn)軟件構(gòu)筑元素。通用型CPU可通過多個(gè)現(xiàn)有的第三方應(yīng)用程序而提供人們熟悉的解決方案,從而降低編程復(fù)雜性。PMC-Sierra公司迄今已經(jīng)生產(chǎn)了五代MIPS處理器,包括RM9000x2。MIPS結(jié)構(gòu)是一種經(jīng)過驗(yàn)證的C語言編程處理器,可利用以往設(shè)計(jì)為數(shù)據(jù)平面添加必要的功能。
下一代微處理器為了在未來的數(shù)據(jù)平面中占一席之地,也必須解決多處理瓶頸,以充分利用聯(lián)網(wǎng)中固有的平行性。參照聯(lián)網(wǎng)結(jié)構(gòu),PMC-Sierra設(shè)計(jì)了一個(gè)CPU交換通道,令數(shù)據(jù)能夠以CPU內(nèi)核頻率在兩個(gè)處理器之間傳送。一個(gè)單獨(dú)的交換結(jié)構(gòu)也包含在內(nèi),以消除總線結(jié)構(gòu)中代價(jià)高昂的瓶頸,為CPU、內(nèi)存、I/O設(shè)備之間提供最快的連接能力。此基于交換的同時(shí)傳送結(jié)構(gòu)保證了所有數(shù)據(jù)分享的路徑,無論是緩存、內(nèi)存或指令,均具有優(yōu)化的性能。
0.13μm工藝目前允許PMC-Sierra將兩個(gè)GHz CPU和內(nèi)存接口集成在一個(gè)芯片上。這種新型多處理器結(jié)構(gòu)為未來的網(wǎng)絡(luò)提供更強(qiáng)的處理能力。
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