| 德州儀器公司 Robert Schreiber |
在考慮采樣率不到一百萬(wàn)次采樣每秒 (MSPS) 的高精度模數(shù)轉(zhuǎn)換器 (ADC) 時(shí),有兩種主要選擇：逐次逼進(jìn)寄存器 (SAR) 和 Delta-Sigma 架構(gòu)。為了針對(duì)應(yīng)用選擇合適的 ADC 架構(gòu),最重要的是了解每種架構(gòu)的基本運(yùn)作方式,以及架構(gòu)的運(yùn)作將如何對(duì)應(yīng)用產(chǎn)生影響。 SAR 架構(gòu)是高精度應(yīng)用中最常用的 ADC 架構(gòu)之一。SAR ADC 的基本原理是連續(xù)比較模擬輸入和二進(jìn)制加權(quán)參考電壓。SAR 架構(gòu)的精度主要取決于 ADC 元件的精度及模擬性能——電容器匹配、DAC 建立時(shí)間,以及比較器的準(zhǔn)確度與速度。為了使性能達(dá)到最高,通常在該架構(gòu)中采用微調(diào)。 目前,實(shí)施 SAR 結(jié)構(gòu)的通常方法是采用電容數(shù)模轉(zhuǎn)換器 (C-DAC) 結(jié)構(gòu)。該結(jié)構(gòu)是采用二進(jìn)制加權(quán)實(shí)施。這意味著每個(gè)位都具有一個(gè)二進(jìn)制加權(quán)值｛如：MSB = 1/2 滿度, (MSB-1) = 1/4 滿度,(MSB-2) = 1/8滿度,......｝。轉(zhuǎn)換過(guò)程是從 MSB 到 LSB 逐位進(jìn)行。模擬輸入首先與 1/2 滿度比較。如果模擬輸入大于1/2 滿度,則建立 MSB,然后與 3/4 滿度（1/2 滿度 + 1/4 滿度）比較。如果模擬輸入低于 1/2 滿度,則清除 MSB,然后與 1/4 滿度比較。該過(guò)程一直進(jìn)行到完成最后的位比較。這意味著,對(duì)于18位的 SAR ADC,整個(gè)轉(zhuǎn)換過(guò)程需要連續(xù)進(jìn)行 18 次比較。但是,這些比較很快就會(huì)完成,因此延遲時(shí)間非常短。 圖1 是標(biāo)準(zhǔn) SAR ADC 的方框圖。該設(shè)備的轉(zhuǎn)換時(shí)鐘是內(nèi)置式,這進(jìn)一步簡(jiǎn)化了設(shè)備的使用。在 CS（芯片選擇）位于低位時(shí)把 CONVST（轉(zhuǎn)換開(kāi)始）引腳置于低位可啟動(dòng)轉(zhuǎn)換。該操作可將設(shè)備從采樣模式轉(zhuǎn)變到保持模式。BUSY 輸出在轉(zhuǎn)換過(guò)程中升高,而在轉(zhuǎn)換結(jié)束后下降。RD 與 CS 引腳均置于低位,以便實(shí)現(xiàn)具備轉(zhuǎn)換的并行輸出總線。因此,實(shí)施ADC轉(zhuǎn)換極其簡(jiǎn)便。  SAR ADC具有尺寸小、功耗低、延遲時(shí)間短,以及簡(jiǎn)便易用等優(yōu)點(diǎn)。SAR ADC 的不足之處在于：為了達(dá)到良好的性能,需要進(jìn)行微調(diào),同時(shí)需要更嚴(yán)格的前端過(guò)濾,以便防止混淆(anti-aliasing)。SAR ADC 應(yīng)用的絕好實(shí)例是電機(jī)控制,在該應(yīng)用中需要無(wú)延遲的快速采樣。 這些采樣速率的其他常用ADC架構(gòu)是Delta-Sigma 架構(gòu)。Delta-Sigma架構(gòu)與 SAR架構(gòu)不同,為取得高性能,Delta-Sigma 架構(gòu)更依賴數(shù)字處理技術(shù),而非元件匹配及模擬精度。Delta-Sigma架構(gòu)的主要原理是模擬輸入的過(guò)采樣。 Delta-Sigma ADC 的主要元件是調(diào)制器及數(shù)字濾波器。調(diào)制器是由差動(dòng)器、積分器和比較器構(gòu)成,它們一起構(gòu)成一個(gè)反饋環(huán)路。調(diào)制器以大大高于模擬輸入信號(hào)帶寬的速率運(yùn)行,以便提供過(guò)采樣。模擬輸入與反饋信號(hào)（誤差信號(hào)）進(jìn)行差  動(dòng) (delta)比較。該比較產(chǎn)生的差動(dòng)輸出饋送到積分器(sigma)中。然后將積分器的輸出饋送到比較器中。比較器的輸出同時(shí)將反饋信號(hào)（誤差信號(hào)）傳送到差動(dòng)器,而自身被饋送到數(shù)字濾波器中。這種反饋環(huán)路的目的是使反饋信號(hào)（誤差信號(hào)）趨于零。比較器輸出的結(jié)果就是1/0 流。該流如果1密度較高,則意味著模擬輸入電壓較高;反之,0密度較高,則意味著模擬輸入電壓較低。接著將1/0流饋送到數(shù)字濾波器中,該濾波器通過(guò)過(guò)采樣與抽樣,將1/0流從高速率、低精度位流轉(zhuǎn)換成低速率、高精度數(shù)字輸出。對(duì)于 Delta-Sigma 架構(gòu),應(yīng)注意幾個(gè)關(guān)鍵點(diǎn)。首先,因?yàn)?Delta-Sigma ADC 的采樣速率一般比相關(guān)模擬信號(hào)高很多,因此可消除防混淆濾波器轉(zhuǎn)降。這可以簡(jiǎn)化模擬前端。其次,該架構(gòu)是內(nèi)在線性的。再次,所采用的精湛數(shù)字處理技術(shù)及濾波可提供極高的動(dòng)態(tài)范圍。這些技術(shù)通常包括系統(tǒng)中的干擾排除,如線路頻率噪音。最后,由于內(nèi)在濾波,這種架構(gòu)總存在延遲。盡管某些 Delta-Sigma ADC 制造商聲稱無(wú)延遲,這其實(shí)不可能。在這些實(shí)施中,可采用設(shè)計(jì)技巧掩蓋延遲。 Delta-Sigma 架構(gòu)的實(shí)施范圍從極其簡(jiǎn)單的實(shí)施到非常復(fù)雜的高度集成解決方案。更復(fù)雜的實(shí)施可實(shí)現(xiàn)數(shù)字濾波器的高級(jí)編程,以根據(jù)應(yīng)用定制 ADC 的性能。 圖 2 顯示了 Delta-Sigma ADC 的簡(jiǎn)單實(shí)施。該設(shè)備簡(jiǎn)單通過(guò)串行 I2C 接口寫(xiě)入進(jìn)行配置。然后,ADC 結(jié)果通過(guò) I2C 接口讀取。  圖 3 顯示了一種更為復(fù)雜的實(shí)施。這種特殊的 ADC 集成了多種功能,其簡(jiǎn)化了系統(tǒng)設(shè)計(jì),但卻增加了設(shè)備的復(fù)雜性。該設(shè)備通過(guò)串行接口進(jìn)行配置;然而,接口卻是串行外設(shè)接口 (SPI)。由于設(shè)備附加的功能以及控制抽樣的能力,因此該設(shè)備的配置更加復(fù)雜,但其基本操作相同。該設(shè)備通過(guò) SPI 寫(xiě)入配置寄存器進(jìn)行配置。在轉(zhuǎn)換完成后,DRDY 線路下降。該線路可連接到中斷引腳,以簡(jiǎn)化數(shù)據(jù)的傳輸與處理。 圖 4 顯示了最先進(jìn)的 Delta-Sigma ADC。該ADC不但集成了模擬功能,而且還集成了CPU。這極大簡(jiǎn)化了系統(tǒng)設(shè)計(jì),并增加了設(shè)備的復(fù)雜性。該ADC通過(guò)內(nèi)部寄存器由CPU直接進(jìn)行配置及控制。該設(shè)備的優(yōu)點(diǎn)包括對(duì)調(diào)制器、數(shù)字濾波器,以及數(shù)字處理功能的完全控制。 Delta-Sigma ADC 的優(yōu)點(diǎn)包括極高的精度、極優(yōu)越的線性、無(wú)需微調(diào),以及更低的防混淆要求。其不足之處是存在延遲、尺寸較大、功耗較高。Delta-Sigma ADC 的一些極佳應(yīng)用包括溫度測(cè)量,這需要非常高的精度,但采樣率極低。Delta-Sigma ADC 的另一應(yīng)用是音頻,這需要極高的動(dòng)態(tài)范圍。 表1總結(jié)了這兩種架構(gòu)的優(yōu)點(diǎn)與缺點(diǎn)。根據(jù)所列對(duì)比,可更準(zhǔn)確地決定采用哪種架構(gòu)。 表1 SAR與Delta-Sigma兩種架構(gòu)ADC性能比較 |
