Cadence設(shè)計系統(tǒng)公司宣布,一個合格的設(shè)計參考流程通過了可用性驗證,該參考流程可與IBM-Chartered 90納米工藝平臺兼容。Cadence設(shè)計參考流程可與由Artisan公司為IBM-Chartered跨平臺設(shè)計合作計劃（design enablement program）提供的知識產(chǎn)權(quán)（IP）無縫結(jié)合。在同IBM公司的共同開發(fā)下,基于Cadenceò Encounter數(shù)字IC設(shè)計平臺的RTL-to-GDSII設(shè)計參考流程在整個設(shè)計鏈中都實現(xiàn)了優(yōu)化。它為芯片設(shè)計師們完成從RTL到硅晶片（first-pass silicon）的片上系統(tǒng)（SoC）設(shè)計提供了可預(yù)測的途徑。
該設(shè)計參考流程融合了Cadence當(dāng)前的主流技術(shù),包括Encounter RTL Compiler全局綜合器、Encounter Test解決方案以及NanoRoute統(tǒng)一布線及物理優(yōu)化技術(shù)。
“本設(shè)計參考流程是Cadence同IBM持續(xù)合作計劃中的重要一步。Cadence、Chartered以及IBM的客戶都可通過該設(shè)計參考流程實現(xiàn)其設(shè)計過程的最優(yōu)化。該流程將提供一條更快捷的路徑,設(shè)計出使用前沿的IBM-Cahrtered90納米CMOS工藝技術(shù)的量產(chǎn)硅芯片�！盜BM系統(tǒng)及技術(shù)集團(tuán)的半導(dǎo)體產(chǎn)品和解決方案副總裁Tom Reeves如是說。
該共同開發(fā)的設(shè)計參考流程使用了以布線為中心的方法,解決了關(guān)鍵的90納米SoC問題（包括低能耗設(shè)計、信號完整性以及測試設(shè)計等各個方面）并實現(xiàn)了較高的硅質(zhì)量（QoS）。QoS使用布線來衡量一個設(shè)計的物理特征,包括改進(jìn)的面積利用率、更高的性能以及更低的能耗。
“由IBM、Chartered共同開發(fā)的、先進(jìn)的過程技術(shù)同前沿的Cadence技術(shù)的協(xié)同作業(yè)使客戶從硅質(zhì)量的提高中受益匪淺,比如縮減的面積、低能耗加上更高的性能�！盋adence公司集成電路解決方案部執(zhí)行副總裁兼總經(jīng)理Lavi Lev表示,“我們最終的目標(biāo)是為共同的客戶提供一條通往矽晶片的可預(yù)測路徑。”
“Cadence Encounter 平臺集中考慮的是90納米設(shè)計中可能出現(xiàn)的更具挑戰(zhàn)性的問題。并且我們也很樂意和Cadence合作,共同為客戶提供一種方式,使其能夠更快地設(shè)計出所需芯片。借助IBM-Chartered設(shè)計合作計劃,客戶可以充分享受到額外的優(yōu)勢,比如設(shè)計可移植性以及一個靈活的原始模型�！盋hartered公司全球市場推廣及服務(wù)部的副總裁Kevin Meyer指出。 |
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