該模塊中的控制信號有ram_ce、ram_full、ram_lb、ram_oe、ram_ub、ram_we。其中ram_ce用于給SRAM芯片提供片選信號，ram_full用于標(biāo)示SRAM存儲器中的空間，ram_oe信號用于給外部SRAM芯片輸出使能信號；ram_we用于給外部SRAM芯片讀寫控制信號；外部SRAM芯片的I/O0－I/O15為16位數(shù)據(jù)線，模塊中用兩個信號ram_ub和ram_lb分別控制其高字節(jié)和低字節(jié)。
該模塊中用到的時鐘信號有兩個，一個是SRAM寫時鐘ram_wclk,一個是SRAM讀時鐘ram_rclk，這兩個時鐘均由時鐘產(chǎn)生模塊生成。因為SRAM的寫入數(shù)據(jù)是A/D轉(zhuǎn)換后的數(shù)據(jù)，所以ram_wclk寫時鐘應(yīng)該與AD的數(shù)據(jù)頻率一致為1kHz。從SRAM讀數(shù)據(jù)時，是讀給后面的心電數(shù)據(jù)壓縮模塊處理，系統(tǒng)中的心電數(shù)據(jù)處理模塊的時鐘為50MHz，所以讀數(shù)據(jù)時，采用50MHz，這樣可以最大限度地提高系統(tǒng)的實時性。
模塊中有兩個地址信號: dsp_addr<17:0>和ram_addr<17:0>。dsp_addr<17:0>來自心電數(shù)據(jù)壓縮模塊，ram_addr<17:0>是用于給外部SRAM芯片地址信號。
該模塊的數(shù)據(jù)信號有三個：ad_wdata<11:0>、dsp_rdata<11:0>和ram_data<11:0>。這三個數(shù)據(jù)信號分別與前面的AD轉(zhuǎn)換模塊、后面的心電數(shù)據(jù)壓縮模塊及FPGA外部的SRAM芯片連接。
2.4 心電數(shù)據(jù)的壓縮和通信
為了能實時存儲和傳送足夠長的有用信號,對采集的ECG信號必須采取一定的壓縮處理,為此該系統(tǒng)還集成了LADT數(shù)據(jù)壓縮算法模塊[3]。LADT模塊的輸入端口有三個，分別為數(shù)據(jù)輸入端口dsp_data_in<11:0>、系統(tǒng)時鐘端口dsp_clk和全局停止信號rst；輸出端口有兩個：數(shù)據(jù)輸出端口dsp_data_out<11:0>和送給SRAM的地址信號dsp_addr<17:0>。該模塊的頂層圖和仿真結(jié)果如圖5所示。
依據(jù)UART的通信原理在FPGA內(nèi)部設(shè)計了異步通信模塊，用于最終將實時壓縮處理后的數(shù)據(jù)上傳給上位機(jī)處理。異步通信模塊的幀格式是8位數(shù)據(jù)位，一個起止位，一個停止位。其中波特率為可調(diào)，由時鐘發(fā)生模塊給予時鐘信號。
發(fā)送模塊中，din<7:0>為并行數(shù)據(jù)輸入；clk16×為時鐘信號，由時鐘產(chǎn)生模塊給予，在時鐘發(fā)送模塊中該時鐘信號可調(diào)；rst為復(fù)位信號(復(fù)位信號“1”)；wrn為數(shù)據(jù)傳輸控制信號（信號為下降沿時，讀入數(shù)據(jù)）；sdo為串行數(shù)據(jù)輸出。并串轉(zhuǎn)換后，在傳送之前加一位起止位、停止位后，再通過對發(fā)送模塊其他一些控制信號的編寫，就完成了整個發(fā)送模塊的設(shè)計。該模塊的頂層圖和仿真結(jié)果如圖6所示。
當(dāng)系統(tǒng)接收到上位機(jī)通過串行通信接口發(fā)送來的串行數(shù)據(jù)時，要將其轉(zhuǎn)化為FPGA內(nèi)部使用的并行數(shù)據(jù)，所以接收模塊的主要作用是用于串-并轉(zhuǎn)換。接收模塊中，clk16×為時鐘控制信號；rst為復(fù)位信號（當(dāng)rst為“1”時，所有工作信號復(fù)位）；rxd為串口發(fā)送來的串行數(shù)據(jù)；dout<7:0>為經(jīng)接收模塊進(jìn)行轉(zhuǎn)換后輸出的并行數(shù)據(jù)；framing_error為幀錯誤信號。程序的主體思想是：首先將接收到的串行數(shù)據(jù)逐位地放入移位寄存器rsr中，當(dāng)8位數(shù)據(jù)放滿后輸出給緩存rbr，并暫時保存在那里；當(dāng)收到發(fā)送信號時再將8位的并行信號輸出（這個過程實際上是發(fā)送模塊的逆過程，是將串行數(shù)據(jù)變?yōu)椴⑿袛?shù)據(jù)，實現(xiàn)串并轉(zhuǎn)換）；再通過對接收模塊其他一些控制信號的編寫，就完成了整個接收模塊的設(shè)計。該模塊的頂層圖和仿真結(jié)果如圖7所示。
一個完整的串口通信應(yīng)該有其協(xié)議，也就是說往往是上位機(jī)應(yīng)先給下位機(jī)發(fā)送一個控制信號后，發(fā)送模塊才工作，即兩個模塊應(yīng)該協(xié)同工作，所以本文將這兩個模塊連接到了一起，并加入一些控制信號，從而設(shè)計出串口通信模塊。模塊中的rxd用來接收上位機(jī)的數(shù)據(jù)，并判斷數(shù)據(jù)是“AA”或者“55”，“AA”表示開始接收數(shù)據(jù)，“55”表示停止接收數(shù)據(jù)。
2.5 時鐘模塊
時鐘模塊產(chǎn)生其他所有模塊工作所需的時鐘，時鐘脈沖是控制信號以及系統(tǒng)能協(xié)調(diào)工作的基礎(chǔ)。根據(jù)前面幾個模塊的時鐘需求，設(shè)計了時鐘產(chǎn)生模塊。模塊輸入時鐘為clk，其頻率為50MHz，由外部有源晶振連接FPGA的全局時鐘管腳GCLK0提供。其余輸出時鐘為提供給幾個模塊的時鐘信號，其中ad_clk是送給A/D轉(zhuǎn)換模塊的時鐘，da_clk送給D/A轉(zhuǎn)換模塊，ram_rclk和ram_wclk分別為SRAM模塊提供讀時鐘和寫時鐘，dsp_clk為LADT模塊的工作時鐘，rxclk和txclk分別為UART模塊的接收時鐘和發(fā)送時鐘。該模塊的項層圖和仿真結(jié)果如圖8所示。 通過對FPGA芯片程序的下載，將6個功能模塊集成于芯片XC3S400中，該芯片內(nèi)部有40萬門，最終頂層模塊程序的資源占用情況如表1所示。從中可以看出，資源占用率很低，僅為8％，還留有大量的剩余資源，為系統(tǒng)的進(jìn)一步完善和增添其他功能模塊提供了可靠的保證，例如可以在FPGA芯片中增加心電數(shù)據(jù)分析模塊和無線通信模塊等。
本文設(shè)計了基于FPGA的集心電信號采集、存儲、處理和發(fā)送等功能于一體的實時心電傳感系統(tǒng)。 該系統(tǒng)在一片F(xiàn)PGA中完成了大部分實時監(jiān)護(hù)功能，并可以用修改軟件的方法來改進(jìn)或增加其功能，與現(xiàn)有的便攜式心電監(jiān)護(hù)儀相比，更具智能性。
參考文獻(xiàn)
[1] XILINX Corporation. Spartan-3 FPGA Family: Complete Data Sheet. DS099 March 4,2004
[2] 費保蔚，莊天戈,程敬之，等.一種心電圖QRS波檢測方法. 北京生物醫(yī)學(xué)工程，1997，16（1）：11-13.
[3] 韋建敏,楊永明，郭巧惠.基于FPGA的實時心電信號處理系統(tǒng)設(shè)計.電子器件, 2005，28（3）：581-583.
