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由于FPGA管腳內(nèi)部有上拉電阻，因此，當(dāng)管腳懸空時(shí)，便是高電平。
CPLD所要實(shí)現(xiàn)的功能模塊包括：地 址發(fā)生器，寫控制寄存器，三態(tài)緩沖。 其中，PROG為全局復(fù)位，DONE為全局 三態(tài)控制，INIT和BUSY用來(lái)控制地址 發(fā)生器；地址發(fā)生器的總線位寬由存儲(chǔ)器的容量決定，若EPROM的容量為1MByte，則地址總線需要20位；在配置階段，CS和WRITE引腳必須置低電平。
對(duì)VIRTEX系列的FPGA而言，其配置時(shí)鐘最高可達(dá)66MHZ，但是，在一般情況下，配置時(shí)鐘是達(dá)不到66MHZ的，它由PROM的存儲(chǔ)時(shí)間(tACC)和FPGA配置數(shù)據(jù)的建立時(shí)間(tSMDCC)決定的：晶振頻率：1／(tACC+TSMDCC)。VIRTEX的TSMDCC為2．0ns，EPROM的存取時(shí)間通常為l00ns，在這種情況下，配置時(shí)鐘為9．6MHZ，要遠(yuǎn)遠(yuǎn)低于66MHZ，因此，提高配置速度關(guān)鍵是要選用存取速度快的EPROM。
5串行菊花鏈配置方式
串行菊花鏈配置方式是指將配置數(shù)據(jù)從串行PROM順序下載到主FPGA器件和從FPGA器件中。配置時(shí)鐘CCLK由主FPGA器件提供。圖4為串行菊花鏈配置框圖。
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圖中XC1700為XILINX的用于配置FPGA的串行PROM。
主器件將會(huì)被首先配置，在主器件配置完成前，其Dout引腳是沒(méi)有數(shù)據(jù)輸出的，從器件處于空閑狀態(tài)。在主器件配置完成后，其Din，Dout便形成直通狀態(tài)，配置數(shù)據(jù)通過(guò)主器件的Dout進(jìn)入從器件的Din，對(duì)從器件進(jìn)行配置。
由于菊花鏈配置方式要求只能有一個(gè)用于下載的位流文件，因此，需要在軟件開發(fā)環(huán)境中利用PROM文件生成工具將將主器件和從器件的配置位流文件合成為一個(gè)文件。
主器件在配置完成后，并不立即啟動(dòng)，進(jìn)入工作狀態(tài)。只有菊花鏈中所有FPGA的DONE引腳都被置為高電平時(shí)，即所有的配置數(shù)據(jù)都下載到相應(yīng)的FPGA中，各個(gè)器件才會(huì)啟動(dòng)，其各自的全局三態(tài)結(jié)束GTS、全局復(fù)位GSR、全局寫允許GWE才會(huì)置低電平。因此，雖然主從器件的配置是有先后順序的，但基本上它們是同時(shí)進(jìn)入工作狀態(tài)的。 6結(jié)束語(yǔ)
使用并行EPROM對(duì)FPGA進(jìn)行配置時(shí)，速度相對(duì)較快，存儲(chǔ)容量較大；而在一些對(duì)空間較為敏感，速度要求不太高的應(yīng)用中，利用串行方法進(jìn)行配置，可以減小電路板的面積，同時(shí)可以簡(jiǎn)化系統(tǒng)結(jié)構(gòu)。
