摘要：介紹了如何利用modelsim提供的FLI（Poreign Language Interface）接口對VHDL設(shè)計(jì)文件進(jìn)行同仿真，給出了協(xié)同仿真的意義以及協(xié)同仿真的程序結(jié)構(gòu)和系統(tǒng)結(jié)構(gòu)。
關(guān)鍵詞：FPGA 仿真軟件 協(xié)同仿真
1 Modelsim及FLI接口介紹
Modelsim是Model Technology(Mentor Graphics的子公司)的HDL硬件描述語言仿真軟件，可以實(shí)現(xiàn)VHDL、Verilog以及VHDL-Verilog混合設(shè)計(jì)的仿真。除此之外，Modelsim還能夠C語言一起對HDL設(shè)計(jì)文件實(shí)現(xiàn)協(xié)同仿真。同時(shí)，相對于大多數(shù)的HDL仿真軟件來說，Modelsim在仿真速度上也有明顯優(yōu)勢。這些特點(diǎn)使Modelsim越來越受到EDA設(shè)計(jì)者、優(yōu)尤其是FPGA設(shè)計(jì)者的青睞。
Modelsim的FLI接口（即Foreign Language Interface）提供了C語言動(dòng)態(tài)鏈接程序與仿真器的接口，可以通過C語言編程對設(shè)計(jì)文件進(jìn)行輔助仿真。
2 協(xié)同仿真系統(tǒng)結(jié)構(gòu)及意義
協(xié)同仿真就是利用仿真工具提供的外部接口，用其它程序設(shè)計(jì)語言（非HDL語言，如C語言等）編程，用輔助仿真工具進(jìn)行仿真。Modelsim提供了與C語言的協(xié)同仿真接口。以Windows平臺(tái)為例，用戶可通過modelsim提供的C語言接口函數(shù)編程，生成動(dòng)態(tài)鏈接庫，由modelsim調(diào)用這些動(dòng)態(tài)鏈接庫進(jìn)行輔助仿真，如圖1所示。
Modelsim與C語言協(xié)同仿真，一是用于產(chǎn)生測試向量，避免手工編寫測試向量的繁瑣；二是可以根據(jù)程序計(jì)算結(jié)果自動(dòng)檢查仿真結(jié)果正確與否；三是模擬其它模塊（如RAM）的功能，在系統(tǒng)級對設(shè)計(jì)文件仿真。實(shí)踐中一般是把一和二結(jié)合在一起，用程序產(chǎn)生仿真向量，方面輸出給設(shè)計(jì)文件作為輸入，另一方面由程序本身對該向量計(jì)算，把得到的結(jié)果與仿真器的輸出結(jié)果比較，檢查邏輯是否正確，如圖2所示。至于模擬功能，現(xiàn)在已經(jīng)有一些通用芯片的模擬程序，如denali可以模擬RAM的功能。另外，用戶也可以利用modelsim提供的編程接口自己模擬一些芯片的行為，然后與設(shè)計(jì)文件連接到一起仿真。
3 C語言對VHDL設(shè)計(jì)文件的協(xié)同仿真
3.1 構(gòu)成框圖
仿真文件的構(gòu)成如圖3所示，包括HDL文件和動(dòng)態(tài)鏈接庫（即C程序）。圖中C程序?qū)?yīng)的VHDL文件要負(fù)責(zé)聲明對應(yīng)的動(dòng)態(tài)鏈接庫文件名及初始化函數(shù)，另外還可以給出一些調(diào)用參數(shù)。動(dòng)態(tài)鏈接中用到的輸入輸出信號也要在對應(yīng)的VHDL文件中聲明。
例如，假定有一個(gè)DLL文件名為sim.dll，對應(yīng)的初始化函數(shù)為sim_init，有輸入信號in1、in2，輸出信號out1、out2，可以這樣編寫對應(yīng)的VHDL文件（sim.vhd）：
library ieee;
use ieee.std_logic_1164.all；
entity sim is
port(
in1 : in std_logic;
in2 : in std_logic;
out1 : out std_logic；
out2 ：out std_logic；
）；
end entity sim；
architecture dll of sim is
attribute foreign : string；
attribute foreign of dll : architecture is "sim_init sim.dll"
begin
end;
仿真時(shí)，仿真器對頂層的HDL文件進(jìn)行仿真，并根據(jù)各VHDL文件的動(dòng)態(tài)鏈接庫聲明來調(diào)用、執(zhí)行相應(yīng)的動(dòng)態(tài)鏈接庫。
3.2 動(dòng)態(tài)鏈接庫的程序結(jié)構(gòu)
利用modelsim仿真時(shí)，可根據(jù)VHDL文件的聲明，調(diào)用DLL文件（如sim.dll）。在VHDL文件中已經(jīng)給出了調(diào)用文件（sim.dll）和初始化函數(shù)名（如sim_init），modelsim根據(jù)這些信息，調(diào)用sim.dll中的sim_init函數(shù)，完成初始化工作。初始化包括：
（1）初始化全局變量；
（2）設(shè)置VHDL輸入輸出信號與C程序變量的對應(yīng)關(guān)系；
（3）設(shè)置輸出信號的一些初始狀態(tài)（mti_ScheduleDriver）；
（4）設(shè)置在仿真器重新仿真（restart）和仿真器退出仿真（quit）等情況下執(zhí)行的一些函數(shù)（mti_AddRestartCB和mti_AddQuitCB等），如釋放動(dòng)態(tài)申請內(nèi)存等；
（5）設(shè)置敏感表，給出在某些信號發(fā)生某些變化（如時(shí)鐘上升沿等）時(shí)執(zhí)行的函數(shù)。
（6）其它。
給合3.1節(jié)的例子（sim.vhd），給出C程序的設(shè)計(jì)步驟如下：
（1）包含頭文件，包括C程序常用的一些頭文件和modelsim給出的外部語言接口頭文件mti.h。Modelsim給出的外部接口函數(shù)說明、類型定義等都在mti.h中。
