次復(fù)數(shù)乘法和Nlog2N次復(fù)數(shù)加法，而采用基4－FFT算法［6］需要3Nlog4N次復(fù)數(shù)乘法和3Nlog4N次復(fù)數(shù)加法，可見采用FFT算法比直接計(jì)算N點(diǎn)DFT運(yùn)算量降低很多，所以當(dāng)N較大時，通常是采用FFT算法，而不直接計(jì)算DFT。基4－FFT算法比基2－FFT算法的復(fù)數(shù)乘法次數(shù)少，但是復(fù)數(shù)加法增多，而一次復(fù)數(shù)乘法需要4次實(shí)數(shù)乘法和4次實(shí)數(shù)加法，一次復(fù)數(shù)加法需要2次實(shí)數(shù)加法，所以采用基4－FFT算法比基2－FFT算法計(jì)算量要小，但是硬件實(shí)現(xiàn)要比基2－FFT算法要復(fù)雜，解決這個問題可以根據(jù)實(shí)際情況在運(yùn)算量和復(fù)雜度之間權(quán)衡。由于802.16a標(biāo)準(zhǔn)中建議子載波的個數(shù)為256，256=44，而且運(yùn)算速度要求較高，所以在這里采用了基4的按頻率（DIF）抽取的FFT算法，其表達(dá)式為式（5），蝶形運(yùn)算單元如圖4所示。
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所以由(6)式可知，可以利用FFT來實(shí)現(xiàn)IFFT，也即FFT和IFFT可以共用一個處理器內(nèi)核，只要把FFT的輸入數(shù)據(jù)和輸出結(jié)果取共軛即可實(shí)現(xiàn)IFFT，這樣可以提高模塊的重用性，減少設(shè)計(jì)量和便于模塊調(diào)試。
FFT/IFFT主要有輸入緩沖DRAM、計(jì)算DRAM、輸出緩沖DRAM、旋轉(zhuǎn)因子ROM、基4蝶形運(yùn)算單元以及控制和地址生成單元組成。基本框圖見圖5。
輸入DRAM是用來存放輸入數(shù)據(jù)，計(jì)算DRAM是用作存放各級運(yùn)算的中間結(jié)果，輸出DRAM是用來存放輸出數(shù)據(jù)的，ROM是用來存放各級運(yùn)算所需的旋轉(zhuǎn)因子。DRAM和ROM均是采Xilinx芯片的片內(nèi)存儲器，其讀取速度非�？欤珼RAM是雙口RAM，可以對兩個端口同時讀寫，這樣可以比單口RAM節(jié)省一半的存儲容量。運(yùn)算模塊主要是由基4蝶形運(yùn)算單元組成，其核心是一個乘法器，采用Xilinx公司FPGA芯片內(nèi)嵌的硬件乘法器實(shí)現(xiàn)�？刂坪偷刂飞赡K產(chǎn)生各級運(yùn)算的所需的地址信號和存儲器的使能信號以及其他各種控制信號。
在該系統(tǒng)中，把輸入DRAM和計(jì)算DRAM分開，主要是為了使輸入輸出數(shù)據(jù)時鐘為clock，而內(nèi)部處理時鐘采用5倍的clock時鐘進(jìn)行時分復(fù)用，這樣雖然增加了控制模塊的復(fù)雜性，但是可以節(jié)省較多的硬件資源就可以實(shí)現(xiàn)對連續(xù)數(shù)據(jù)流的處理，獲得很好的實(shí)時性。另外我們把因子1/N均勻地分散到各級運(yùn)算中，從而提高運(yùn)算的精度。由（6）式，當(dāng)inverse＝1時，實(shí)現(xiàn)調(diào)制，inverse＝0時實(shí)現(xiàn)解調(diào)，使用同一個內(nèi)核實(shí)現(xiàn)調(diào)制解調(diào)。設(shè)計(jì)的難點(diǎn)和重點(diǎn)是如何產(chǎn)生各級的運(yùn)算的讀寫地址以及蝶形單元的流水化。
在第一級主要是寫入數(shù)據(jù)可以用一個加法計(jì)數(shù)器計(jì)數(shù)值作為寫地址；第二級時，蝶形單元的的4個數(shù)據(jù)間序號距離相差64，如依次讀取DRAM中的0，64，128，192，1，65，129，193，……。我們用verilog HDL語言定義一個加法計(jì)數(shù)器reg ［7:0］ counter，初始值為8′b00000000，計(jì)數(shù)值依次為0，1，2……255，0，1，……，我們只需把counter的高兩位bit和其低兩位bit對換，即把{counter［7:6］,counter［1:0］}賦給讀地址raddr，就可以得到需要的讀地址。由于我們采用同址運(yùn)算所以寫地址也相應(yīng)可以得到；第三級時，只要把{counter［7:6］,counter［1:0］,counter［5:2］}賦給raddr即可；第四級時，只要把{counter［7:4］,counter［1:0］,counter［3:2］}賦給raddr即可得到；第五級時，直接把counter［7:0］賦給raddr即可。
采用DIF的FFT算法輸出數(shù)據(jù)需要進(jìn)行倒序，因?yàn)槭腔?的，我們用一個8位加法計(jì)數(shù)器產(chǎn)生倒序后的輸出序號0~255，具體方法為：把8比特分為4組，然后高低依次互換，例如00-11-01-10，則倒序?yàn)?0-01-11-00，對應(yīng)的十進(jìn)制數(shù)為54，倒序?yàn)?56。
為了能夠處理連續(xù)數(shù)據(jù)和節(jié)省硬件資源，使蝶形單元運(yùn)算流水化。具體流水化方法見圖6 ，I和Q分別是輸入數(shù)據(jù)的同相分量和正交分量；Iout和Qout是蝶形單元的輸出的同相分量和正交分量；Regai0，Regaq0，……Regai3，Regaq3，Regbi0，Regbq0……Regbi3，Regbq3均為寄存器；Sel是一個模4的計(jì)數(shù)器，共有4個狀態(tài)(0、1、2、3)，4個狀態(tài)依次循環(huán)，在每個狀態(tài)進(jìn)行相應(yīng)的操作即可實(shí)現(xiàn)數(shù)據(jù)的流水化，I和Q、Iout和Qout根據(jù)Sel狀態(tài)選擇依次連續(xù)輸入輸出。
3.插入循環(huán)前綴設(shè)計(jì)
為了盡可能地減少符號間干擾（Intersymbol Interference，ISI），在每個OFDM符號間插入保護(hù)間隔，而且保護(hù)間隔至少要大于信道的最大時延擴(kuò)展。如果在保護(hù)間隔內(nèi)不傳輸任何信號，即插入一段等待時間，則在IFFT的計(jì)算時間內(nèi)，各個子載波與子載波的正交分量周期個數(shù)相差不是整數(shù)，破壞了子載波間的正交性，這樣就會產(chǎn)生ICI，所以通常是把OFDM符號的后L個點(diǎn)復(fù)制到保護(hù)間隔內(nèi)，這樣可以保持了IFFT計(jì)算時間內(nèi)，各子載波間的正交性，消除ICI和ISI。
當(dāng)然這會降低數(shù)據(jù)的傳輸效率。設(shè)有N個子載波，循環(huán)前綴長度為L，則傳輸效率降為N/(N+L)。在802.16a標(biāo)準(zhǔn)中，規(guī)定L/N＝（1/32，1/16，1/8，1/4）四種情況，如果信道的多徑效應(yīng)嚴(yán)重的話可以選擇較大的L/N值，反之可以選擇較小的L/N值，根據(jù)信道的特性靈活選擇其中一種，插入實(shí)現(xiàn)示意圖見圖7。
由圖7可以清楚地看到，只要對輸出DRAM中的后L點(diǎn)進(jìn)行重復(fù)讀取輸出即可實(shí)現(xiàn)循環(huán)前綴的插入。
四、測試與分析
文中的OFDM調(diào)制系統(tǒng)使用Verilog HDL硬件描述語言,在Xilinx公司的Virtex II 系列的xc2v500芯片中實(shí)現(xiàn)，并使用Xilinx公司的ISE開發(fā)軟件和Mentor公司的Modelsim仿真軟件實(shí)現(xiàn)了綜合后仿真以及布局布線后仿真。我們把硬件調(diào)試結(jié)果和利用Matlab仿真的結(jié)果進(jìn)行對比，圖8 是I路的對比，圖9是Q路的對比。由圖可以看出，硬件結(jié)果和Matlab仿真結(jié)果相同，直觀地證明了硬件設(shè)計(jì)的正確性。系統(tǒng)最高運(yùn)行時鐘頻率為70 MHz，所以采用12 MHz輸入輸出數(shù)據(jù)的時鐘，60 MHz內(nèi)部處理時鐘，完成一次256點(diǎn)FFT只需21.4μs，整個系統(tǒng)以12 Mbit/s的速率處理連續(xù)的數(shù)據(jù)流，滿足OFDM系統(tǒng)高速和實(shí)時的要求。
五、結(jié)論
OFDM以其頻譜效率高和良好的抗噪聲能力等優(yōu)點(diǎn)，成為眾多寬帶通信標(biāo)準(zhǔn)中的首選調(diào)制技術(shù)。本文根據(jù)我們所做的工作，闡述了基于IEEE 802.16a標(biāo)準(zhǔn)的OFDM基帶調(diào)制系統(tǒng)的FPGA實(shí)現(xiàn)方法和具體結(jié)構(gòu)，并由上面的測試與分析可知，能夠高速有效地傳輸數(shù)據(jù)。
參考文獻(xiàn)
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