摘 要：介紹一種用FPGA實現(xiàn)的中頻數(shù)字化接收機(jī)數(shù)字下變頻器，重點(diǎn)介紹了數(shù)字下變頻器原理、能夠降低運(yùn)算工作量的多相濾波處理結(jié)構(gòu)和分布式算法，給出了設(shè)計應(yīng)用的實例。
關(guān)鍵詞：軟件無線電；數(shù)字化接收機(jī)；數(shù)字下變頻器；數(shù)字濾波器；FPGA
一、引言
軟件無線電的設(shè)計思想之一是將A/D 轉(zhuǎn)換器盡可能靠近天線，即把A/D從基帶移到中頻甚至射頻，把接收到的模擬信號盡早數(shù)字化。由于數(shù)字信號處理器（DSP）的處理速度有限，往往難以對 A/D采樣得到的高速率數(shù)字信號直接進(jìn)行各種類別的實時處理。為了解決這一矛盾，需要采用數(shù)字下變頻（DDC）技術(shù)，將采樣得到的高速率信號變成低速率基帶信號，以便進(jìn)行下一步的信號處理。數(shù)字下變頻技術(shù)在軟件無線電和各類數(shù)字化接收機(jī)中得到了廣泛應(yīng)用。
用現(xiàn)場可編程陣列(FPGA) 來設(shè)計數(shù)字下變頻器有許多好處。FPGA在硬件上具有很強(qiáng)的穩(wěn)定性和極高的運(yùn)算速度，在軟件上具有可編程的特點(diǎn)，可以根據(jù)不同的系統(tǒng)要求，采用不同的結(jié)構(gòu)來完成相應(yīng)的功能，具有很強(qiáng)的靈活性，便于進(jìn)行系統(tǒng)功能擴(kuò)展和性能升級。在某些專用DDC芯片不能完全滿足系統(tǒng)技術(shù)指標(biāo)的情況下，采用FPGA來設(shè)計數(shù)字下變頻器更是一種好的解決方案。
二、數(shù)字下變頻器原理
數(shù)字下變頻器（DDC）將數(shù)字化的中頻信號變至基帶，得到正交的I、Q數(shù)據(jù)，以便進(jìn)行基帶信號處理。一般的DDC由本地振蕩器(NCO)、混頻器、低通濾波器和抽取器組成，如圖1所示。設(shè)輸入信號為
然后通過抽取器來降低數(shù)據(jù)的速率，以降低后端處理要求。
低通濾波器采用FIR濾波器。FIR結(jié)構(gòu)具有穩(wěn)定、易設(shè)計成線性相位和容易實現(xiàn)高效結(jié)構(gòu)的優(yōu)點(diǎn)。利用FIR濾波器的多相結(jié)構(gòu)，并應(yīng)用等效變換原理［1］，可以將低通濾波和抽取同時進(jìn)行，而且降低了對濾波器處理速率的要求，分析如下［2］：
設(shè)FIR濾波器的沖激響應(yīng)為h(n),其Z變換為
式(7)即為數(shù)字濾波器的多相結(jié)構(gòu)表達(dá)式，將其應(yīng)用于抽取器后的結(jié)構(gòu)如圖2所示。
如果再利用等效變換［1］，將
交換位置,則低通濾波和抽取的高效結(jié)構(gòu)有如圖3的形式。這樣，對濾波器的各個分相支路來說，濾波計算在抽取之后進(jìn)行，原來在一個采樣周期內(nèi)必須完成的計算工作量，可以允許在D個采樣周期內(nèi)完成，且每組濾波器的階數(shù)是低通濾波器階數(shù)的1/D,實現(xiàn)起來要容易得多。具體實現(xiàn)時，采用圖4所示的換相形式。改進(jìn)后的 DDC模型如圖5所示。
三、基于FPGA的數(shù)字下變頻器的設(shè)計
以一種雷達(dá)中頻數(shù)字化接收機(jī)為例來說明如何實現(xiàn)基于FPGA的數(shù)字下變頻器。輸入信號為中頻30 MHz、帶寬5 MHz、時寬20 μs的線性調(diào)頻信號，該信號經(jīng)A/D變換之后送到DDC(其中A/D轉(zhuǎn)換器為AD公司的AD6644，采樣精度14位，采樣率40 MHz)，要求DDC將其變換為數(shù)字正交基帶信號，并實現(xiàn)6倍抽取，即輸出給基帶處理器的數(shù)據(jù)速率降為6.67 MSPS。
根據(jù)以上的分析，DDC采用如圖6所示的系統(tǒng)結(jié)構(gòu)。FPGA選用Xilinx公司SpartanIIE系列的XC2s600e-6C。它的特點(diǎn)是：60萬門的邏輯單元；288k的block RAM，可以被輕松地配置成為RAM、ROM和FIFO。用一片XC2s600e-6C配合軟件設(shè)計可以實現(xiàn)DDC的全部功能。DDC與A/D轉(zhuǎn)換器構(gòu)成的系統(tǒng)框圖如圖6所示。
