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用FPGA實(shí)現(xiàn)數(shù)字下變頻
用FPGA實(shí)現(xiàn)數(shù)字下變頻
 更新時(shí)間:2008-8-4 4:17:48  點(diǎn)擊數(shù):21
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  CIC濾波器的梳狀部分工作在一個(gè)較低的頻率fs/R,R是積分器速率變換因子。梳狀部分由N級(jí)梳狀濾波器組成,以低采樣率fs/R為參考,每級(jí)微分延遲M個(gè)樣本。這個(gè)延遲值是控制濾波器頻率響應(yīng)的設(shè)計(jì)參數(shù)。實(shí)現(xiàn)時(shí),延遲值M限制為M=1或2。以高速采樣速率fs為參照,單級(jí)流狀濾波器的系統(tǒng)傳遞函數(shù)如下:



  在積分器和流狀濾波器之間是一個(gè)數(shù)據(jù)速率轉(zhuǎn)換器。轉(zhuǎn)換器將最后一級(jí)積分器的輸出數(shù)據(jù)速率從fs降到fs/R(將多余的樣本丟棄)。
  整個(gè)CIC 濾波器的傳遞函數(shù)是所有的積分器濾波器和梳狀濾波器共同作用的結(jié)果。以高速數(shù)據(jù)采樣率fs為參照,由式(4)和式(5)可以推出CIC濾波器的傳遞函數(shù)為



  代入式(6)就得到CIC濾波器的頻率響應(yīng):
   
  如果降頻因子R比較大,功率譜響應(yīng)在一個(gè)有限的頻率范圍內(nèi)可以近似為
  
這個(gè)近似可以用在許多實(shí)際應(yīng)用中。圖4是在N=5、M=l、R=4時(shí)CIC濾波器的頻率響應(yīng)。

  式(9)表明在f=1/M的整數(shù)倍處傳輸函數(shù)有零點(diǎn)。因此,差分延遲參數(shù)M可被用來(lái)控制濾波器零點(diǎn)的位置。圖4表明4級(jí)CIC濾波器的頻率響應(yīng),其中差分延遲M=1,采樣速率轉(zhuǎn)換因子R=4。當(dāng)用作抽取器時(shí),區(qū)間內(nèi)的頻率分量將混疊進(jìn)濾波器的通帶內(nèi),fc是規(guī)定的CIC截止頻率。因此,必須確保CIC的帶外電平不會(huì)影響需要的頻帶。
3. “窗函數(shù)”濾波器的多相濾波實(shí)現(xiàn)
  由于CIC 濾波器的帶內(nèi)衰落太快,為了保證帶寬,需要對(duì)CIC的頻率特性進(jìn)行補(bǔ)償。補(bǔ)償濾波器是一個(gè)抽取濾波器。一般的內(nèi)插運(yùn)算對(duì)運(yùn)算速度的要求相當(dāng)高,主要表現(xiàn)為在抽取模型中,低通濾波器h(n)位于抽取算子(↓M)之前,也就是說(shuō)低通濾波是在采樣率降低之前實(shí)現(xiàn)的,其抗混疊數(shù)字濾波是在高采樣率下進(jìn)行的,這無(wú)疑大大提高了對(duì)運(yùn)算速度的要求,對(duì)實(shí)時(shí)處理極其不利。所以,在需要實(shí)時(shí)處理的情況下,就要采取一些措施以降低運(yùn)算量。常用的解決方法是采用多相濾波器結(jié)構(gòu)。
  設(shè)補(bǔ)償數(shù)字濾波器的傳遞函數(shù)為
   



    圖6是“窗”函數(shù)濾波器的多相濾波實(shí)現(xiàn)結(jié)構(gòu)圖。

三、 實(shí)驗(yàn)結(jié)果
  DDC測(cè)試電路由3部分組成,如圖7所示。信號(hào)發(fā)生器為Agilent的E4433BDDC,輸出頻率為1.9 sin(4.975×106t)和1.9sin(5.015×106t),而NCO產(chǎn)生的頻率為ej4.95×106t,則DDC輸出頻率變?yōu)?.9sin(0.025×106t)和1.9sin(0.065×106t),如圖8所示。

  DDC輸入頻率為1.9sin(4.95×106t),1.9cos(4.95×106t),NCO產(chǎn)生的頻率為,則DDC輸出頻率變?yōu)榱,如圖9所示。


四、結(jié)論
  由于數(shù)字濾波器很容易實(shí)現(xiàn)線性相位,故用數(shù)字下變頻進(jìn)行頻譜的變換,能夠保證變頻之后的頻譜相位不發(fā)生畸變。

參考文獻(xiàn)


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[3]程佩青.數(shù)字信號(hào)處理教程(第二版)[M]北京:清華大學(xué)出版社,2001
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