三、32位浮點(diǎn)加法器/減法器和乘法器的設(shè)計(jì)
從圖2(a)蝶形運(yùn)算單元的方框圖中我們可以看出，設(shè)計(jì)該蝶型運(yùn)算單元的最關(guān)鍵的技術(shù)是浮點(diǎn)加法器/減法器和乘法器的設(shè)計(jì)，是FFT處理系統(tǒng)的瓶頸。本文采用流水方式，提高加法器/減法器和乘法器的運(yùn)算速度。
1浮點(diǎn)格式
32位的浮點(diǎn)數(shù)據(jù)符合標(biāo)準(zhǔn)，如圖4所示。浮點(diǎn)數(shù)值由式（2）計(jì)算［４］：
在圖4中，第31位是符號(hào)域，用來表示該數(shù)據(jù)的符號(hào)（signs）。從30～23位為指數(shù)（exponent）域，用來表示該數(shù)據(jù)的指數(shù)e，偏置（bias）為127。第22位到0位用來表示該浮點(diǎn)數(shù)的分?jǐn)?shù)（fraction）位f。在這種表示法中，尾數(shù)（mantissa）隱含了一個(gè)前1，即實(shí)際的尾數(shù)位為１．f。
2浮點(diǎn)加法和減法
為了能夠在每一個(gè)時(shí)鐘周期出來一個(gè)結(jié)果，在設(shè)計(jì)浮點(diǎn)加法器/減法器時(shí)，采用了流水結(jié)構(gòu)。這樣，雖然增加了硬件實(shí)現(xiàn)的面積，但是可以使系統(tǒng)的速度大大提高。
我們所采用的浮點(diǎn)加法和減法的算法和許多傳統(tǒng)的處理器相似，所不同的是我們采用了分3級(jí)（stage）流水的方法［３］。符號(hào)si、ei和fi分別表示浮點(diǎn)數(shù)vi的符號(hào)位、指數(shù)位和分?jǐn)?shù)位。圖5示出了一種三級(jí)流水的結(jié)構(gòu)圖。在各級(jí)分別需要完成的計(jì)算如下：
(1)第一級(jí)
1)如果Ｖ１的絕對(duì)值小于v２的絕對(duì)值，那么交換v１、v２的位置。絕對(duì)值的檢測(cè)是通過比較２個(gè)操作數(shù)的指數(shù)和尾數(shù)來完成的；
２）用e１減去e２，計(jì)算出f２需要右移的位數(shù)。這樣，在進(jìn)行第二級(jí)運(yùn)算之前，對(duì)齊兩操作數(shù)的小數(shù)點(diǎn)。
（２）第二級(jí)
1)將1f２右移（e２－e１）位（已在第一級(jí)中計(jì)算出）；
２）如果s１等于s２，那么將1.f１與１．f２相加，否則用１．f１減去１．f２；
３）將較大的數(shù)v１的符號(hào)位和指數(shù)位作為最終結(jié)果v３的符號(hào)位和指數(shù)位。
（３）第三級(jí)
１）將分?jǐn)?shù)f３左移直到最高位為1，完成分?jǐn)?shù)的規(guī)格化；
２）調(diào)整結(jié)果的指數(shù)位e３：用e３減去分?jǐn)?shù)f３左移的位數(shù)。
3.浮點(diǎn)乘法
浮點(diǎn)乘法和整數(shù)乘法非常相象。由于浮點(diǎn)數(shù)是以符號(hào)－大小的形式存儲(chǔ)的，因而乘法器只需要處理無符號(hào)整數(shù)和規(guī)格化的操作。和浮點(diǎn)加法器的結(jié)構(gòu)類似，浮點(diǎn)乘法器也采用三級(jí)流水，每一個(gè)時(shí)鐘周期可以出來一個(gè)運(yùn)算結(jié)果。整數(shù)乘法器是該設(shè)計(jì)的瓶頸。
32位的浮點(diǎn)乘法器的結(jié)構(gòu)圖如圖6所示，采用了三級(jí)流水結(jié)構(gòu)［３］。每一級(jí)的算法如下：
（１）第一級(jí)
１）將指數(shù)e１與e２相加，結(jié)果和一位的進(jìn)位存儲(chǔ)在一個(gè)9位的寄存器中。對(duì)于2個(gè)負(fù)指數(shù)相加，如果結(jié)果小于所能夠表示的最小的指數(shù)，這時(shí)候?qū)l(fā)生下溢。在這種情況下，將該浮點(diǎn)數(shù)置0。如果發(fā)生上溢，那么就將結(jié)果置為浮點(diǎn)格式所能夠表示的最大的數(shù)；
２）對(duì)于非零的浮點(diǎn)數(shù)，將蘊(yùn)涵的前1分別放置于分?jǐn)?shù)f１和f２的左端；
３）符號(hào)位在這一級(jí)里，只需要存儲(chǔ)于寄存器中。
（２）第二級(jí)
１）完成２個(gè)24位數(shù)據(jù)１．f１和１．f２的整數(shù)乘法。48位結(jié)果的高25位存儲(chǔ)在寄存器中；
２）根據(jù)乘法結(jié)果的最高位調(diào)整指數(shù)。由于乘法結(jié)果最多只需一次左移就可以規(guī)格化，因而如果最高位為1，則不需調(diào)整指數(shù)，如果為0，指數(shù)只需減1即可；
３）比較２個(gè)操作數(shù)的符號(hào)位s１和s２。如果兩數(shù)的符號(hào)位相同，則結(jié)果的符號(hào)為正，否則為負(fù)。
（３）第三級(jí)
１）將結(jié)果尾數(shù)規(guī)格化；
２）將最終的乘積的符號(hào)位、指數(shù)位和尾數(shù)位表示成32位浮點(diǎn)數(shù)的形式。
這里采用了一種優(yōu)化算法以提高乘法器的速度。將24位的數(shù)據(jù)拆分，按下式完成乘法運(yùn)算：按照這種算法，乘法器的第一級(jí)完成4項(xiàng)乘積，4個(gè)成績(jī)項(xiàng)的相加在第二級(jí)里完成。采取這種算法雖然增加了乘法器的面積，但是提高了乘法器的速度，改善了系統(tǒng)性能，使得系統(tǒng)能夠更加滿足高速運(yùn)算的要求。
四、性能分析與設(shè)計(jì)實(shí)現(xiàn)
主要有3個(gè)方面的因素對(duì)FFT處理器的性能產(chǎn)生影響：輸入數(shù)據(jù)讀入操作所需的時(shí)間；FFT計(jì)算的時(shí)間；結(jié)果讀出所需的時(shí)間。相對(duì)來說，其他的因素例如蝶形運(yùn)算單元的流水深度是可以忽略不計(jì)的。完成一組10 24點(diǎn)的FFT運(yùn)算，數(shù)據(jù)讀入和結(jié)果讀出均需要1 024個(gè)時(shí)鐘周期來完成。由于采用基-2的算法，需要10級(jí)才能完成FFT運(yùn)算，故計(jì)算階段需要消耗1 0240個(gè)時(shí)鐘周期。
本次設(shè)計(jì)采用Verilog HDL設(shè)計(jì)整個(gè)流程，用Xilinx公司Virtex-II系列XC2V500-4FG256 FPGA來實(shí)現(xiàn)。之所以選用該芯片是因?yàn)樗哂腥缦绿攸c(diǎn)：(1）內(nèi)部集成了大量的Block RAM，可以方便地配置為單口與雙口模式；(2）含有專用18 bit×18 bit的乘法器，這方便了系統(tǒng)設(shè)計(jì)；(3）內(nèi)部時(shí)鐘管理模塊DCM，可提供低扭曲的多個(gè)時(shí)鐘信號(hào)；(4）內(nèi)部供給電壓為1.5 V，功耗小等等。系統(tǒng)消耗資源如表1所示。測(cè)試板系統(tǒng)工作頻率設(shè)置于50 MHz。
由Matlab產(chǎn)生多組特殊輸入數(shù)據(jù)，分別經(jīng)FFT處理器處理后得出結(jié)果。將各結(jié)果讀回至Matlab，畫出結(jié)果波形，驗(yàn)證設(shè)計(jì)的正確性。圖7是其中一組輸入數(shù)據(jù)和測(cè)試結(jié)果的波形。
該系統(tǒng)可工作于可擴(kuò)展平臺(tái)模式。在本文的基礎(chǔ)上，可以進(jìn)行指令控制、加窗、復(fù)乘、求模，IFFT、FIR等，因而本設(shè)計(jì)具有廣泛的應(yīng)用范圍。
五、結(jié)束語
本文給出了一種用于完成1 024點(diǎn)32位浮點(diǎn)FFT處理器的設(shè)計(jì)，采用Xilinx公司XC2V500-4FG256 FPGA來實(shí)現(xiàn)。采用了改進(jìn)的基-2 蝶形運(yùn)算單元，比傳統(tǒng)的基-2 蝶形運(yùn)算單元具有較少的乘法器，減少了硬件實(shí)現(xiàn)的資源，同時(shí)改善了系統(tǒng)性能。采用流水技術(shù)顯現(xiàn)的浮點(diǎn)加法器/減法器、浮點(diǎn)乘法器，提高了運(yùn)算速度，可以使系統(tǒng)在每一個(gè)時(shí)鐘周期出來一個(gè)結(jié)果。由于浮點(diǎn)處理固有的高精度性，使得浮點(diǎn)FFT處理器具有較高的實(shí)際應(yīng)用價(jià)值，可廣泛應(yīng)用于對(duì)精度要求較高數(shù)字信號(hào)處理領(lǐng)域。
參考文獻(xiàn)
［１］Liu Zhenyu, Han Yueqiu．Dual butterfly matched filter ASIC design［Ｊ］．Chinese Journal of Electronics，2001，１０（４）．
［２］劉朝暉，韓月秋．專用FFT處理器設(shè)計(jì)及CFAR檢測(cè)器脈動(dòng)陣列的研究［Ｄ］．北京：北京理工大學(xué)，1999
［３］Nabeel Shirazi, Al Walters,Peter Athans.Quantitative Analysisof Floating Point Arithmetic on FPGA Based Custom Computing Machines［Ａ］．IEEE Symposium on FPGAs for Custom Computing Machines［Ｃ］．California:Valley Napa，1995.
［４］ANSI/IEEE Std 754-1985,IEEE Standard for Binary Floating-Point Arithmetic［Ｓ］．
