Esterel技術(shù)公司的工具套件Esterel Studio 5.0可以創(chuàng)建該公司保證是正確的可執(zhí)行規(guī)范。 Esterel Studio 5.0用于設(shè)計(jì)以控制應(yīng)用為主的系統(tǒng)級(jí)芯片(SoC)中的關(guān)鍵路徑，它是這種瞄準(zhǔn)硬件設(shè)計(jì)的工具套件的第一個(gè)版本。Esterel Studio是基于Esterel語言開發(fā)的。Esterel技術(shù)公司推出的這種基于有限狀態(tài)機(jī)語法的商用化語言是一種已經(jīng)經(jīng)過驗(yàn)證的同步語言，它可以在軟/硬件分割之前描述系統(tǒng)，然后被翻譯成C語言或硬件描述語言。 目前為止，Esterel語言主要被用于嵌入式軟件開發(fā)。例如，Esterel技術(shù)公司的Scade工具套件在航空和汽車電子等應(yīng)用中用于創(chuàng)建對(duì)安全至關(guān)重要的嵌入式軟件。但該公司還一直在與意法半導(dǎo)體、TI、 Xilinx和其它公司合作開發(fā)Esterel Studio，這些早期用戶已經(jīng)使用該軟件來開發(fā)存儲(chǔ)器和外圍設(shè)備控制器、高速緩存、協(xié)議和智能卡嵌入式應(yīng)用。 Esterel Studio 5.0是基于Esterel V.7，該最新版的語言增加了對(duì)硬件設(shè)計(jì)的支持，Esterel技術(shù)公司首席科學(xué)家Gerard Berry表示。據(jù)這位Esterel語言的創(chuàng)作者透露，Esterel與英特爾合作在語言中增加了對(duì)數(shù)據(jù)路徑、模塊接口和硬件信號(hào)類型的支持，雖然語義上“特別嚴(yán)格的定義”沒有改變。 Esterel Studio 5.0允許用戶創(chuàng)建一個(gè)設(shè)計(jì)規(guī)范的“黃金參考模型”，并運(yùn)行仿真和形式驗(yàn)證，然后自動(dòng)生成C/ C++、Verilog或VHDL。該工具套件適用于關(guān)鍵路徑的設(shè)計(jì)，而不適于完整的SoC設(shè)計(jì)，Berry指出。 即使業(yè)界已有SystemC系統(tǒng)級(jí)設(shè)計(jì)語言，Berry相信設(shè)計(jì)師仍需要Esterel等專有語言，因?yàn)镾ystemC和Esterel提供了不同的功能。 SystemC擅長(zhǎng)描述IP(知識(shí)產(chǎn)權(quán))模塊之間的互連，但不適合描述IP本身，原因之一是SystemC支持“軟件并發(fā)性”，而Esterel V.7支持“周期級(jí)并發(fā)”,他表示。 “人們希望用Esterel創(chuàng)建IP，特別是以控制應(yīng)用為主的IP，然后使用SystemC將這些IP連在一起，并為整個(gè)系統(tǒng)建模。”Berry說。 但最大的不同之處可能是Esterel語言具有基于數(shù)學(xué)的形式語義，而SystemC卻沒有，Berry表示�！澳銦o需運(yùn)行仿真器就能知道Esterel程序是做什么的，”他說，“程序執(zhí)行的任務(wù)與它所聲明的內(nèi)容完全相同，這是由底層數(shù)學(xué)模型保證的�！� 這種形式體系從結(jié)構(gòu)方法學(xué)上確保了Esterel Studio的正確性，Berry表示。 “用戶創(chuàng)建一個(gè)可執(zhí)行的嚴(yán)格規(guī)范。因?yàn)閺闹挟a(chǎn)生的代碼由結(jié)構(gòu)確保了正確性，所以它可以與規(guī)范百分之百的匹配�！盓sterel技術(shù)公司行銷副總裁Linda Prowse-Fowler表示。 該語言的形式體系使得形式驗(yàn)證非常容易完成，Berry指出。事實(shí)上，Esterel Studio 5.0增加了Design Verifier，它可以保證所需的系統(tǒng)屬性和聲明能夠在所有可能的情況中得到保持。Esterel Studio 5.0還增加了一個(gè)連續(xù)等效檢查器。另一項(xiàng)新功能是工程變化命令能力，它可以跟蹤Esterel源代碼與產(chǎn)生的RTL代碼之間的變化。 在Esterel Studio環(huán)境中，設(shè)計(jì)師可以使用文本或圖形來捕獲某個(gè)規(guī)范。下一步是動(dòng)態(tài)仿真，設(shè)計(jì)師從中可以看到狀態(tài)機(jī)的變化或代碼的移動(dòng)。緊接著是形式驗(yàn)證， Esterel Studio 5.0針對(duì)VHDL或Verilog協(xié)同仿真增加了一個(gè)ModelSim“網(wǎng)關(guān)”。 然后，用戶可以為嵌入式軟件自動(dòng)生成C/C++，或?yàn)橛布詣?dòng)生成可綜合的RTL Verilog或VHDL。 Esterel Studio不是一個(gè)完整的行為綜合工具，Berry表示。例如，它不能為數(shù)據(jù)路徑提供復(fù)雜的資源共享，而且只適用于同步設(shè)計(jì)。但該工具的確是專注在以控制為主的應(yīng)用上，Berry強(qiáng)調(diào)。
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