摘要：介紹Analog Device公司的TS101S型DSP與PCI的接口方式，分析其硬件組成及工作方式，給出TS101S與PCI9054型總線接口電路實(shí)現(xiàn)接口的硬件原理。
關(guān)鍵詞：數(shù)字信號(hào)處理器 TS101S PCI9054 接口
1 引言
DSP+PCI數(shù)字信號(hào)處理方案可利用PC的強(qiáng)大功能實(shí)現(xiàn)對(duì)DSP的操作控制、數(shù)據(jù)分析和操作監(jiān)視等。例如系統(tǒng)無(wú)需再有專門的人機(jī)界面（如鍵盤、監(jiān)視屏），只需將數(shù)據(jù)上傳至PC中顯示即可。也可將PC作為主控機(jī)實(shí)現(xiàn)對(duì)數(shù)據(jù)流上下行的控制和工作模式選擇等。DSP+PCI方案能充分滿足數(shù)字圖像、語(yǔ)音處理、高速實(shí)時(shí)數(shù)據(jù)處理等領(lǐng)域的應(yīng)用，為DSP系統(tǒng)的低成本實(shí)現(xiàn)提供了解決方案。
2 TS101S型DSP介紹
本系統(tǒng)采用美國(guó)Analog Device公司的高性能TIGER SHARC 101S（簡(jiǎn)稱TS101S）作為主處理器。TS101S處理器劫持32bit和64bit浮點(diǎn)，以及8、16、32和64bit定點(diǎn)處理。它的靜態(tài)超量結(jié)構(gòu)使其每周期能執(zhí)行多達(dá)4條指令，進(jìn)行24個(gè)16bit定點(diǎn)運(yùn)算和6個(gè)浮點(diǎn)運(yùn)行。其內(nèi)部有3條相互獨(dú)立的128bit寬數(shù)據(jù)總線，每條連接3個(gè) 2Mbit內(nèi)部存儲(chǔ)塊中的一個(gè)，提供4字節(jié)的數(shù)據(jù)、指令、I/O訪問(wèn)和14.4Gbyte/s的內(nèi)部存儲(chǔ)帶寬。以300MHz時(shí)鐘運(yùn)行時(shí)，其內(nèi)核指令周期為3.3ns。在發(fā)揮其單指令多數(shù)據(jù)特點(diǎn)后，TS101S每秒可以進(jìn)行了24億次40bitMAC運(yùn)算或6億次80bitMAC運(yùn)算。以300MHz時(shí)鐘運(yùn)行時(shí)，完成1024點(diǎn)復(fù)數(shù)FFT（基2）僅需32.78μs，1024點(diǎn)輸入50抽頭FIR需91.67μs。TS101S有強(qiáng)大的鏈路口傳輸功能，每個(gè)鏈路口傳輸速度達(dá)到250Mbyte/s�？偟逆溌窋�(shù)據(jù)率達(dá)1Gbyte/s(4個(gè)鏈路口)，超過(guò)了外部口的傳輸速率（800Mbyte/s）。
3 PCI介紹
PCI（Peripheral Component Interconnect）總線是一種不依附于某個(gè)具體處理器的高性能局部總線，因此開發(fā)PCI設(shè)備可獨(dú)立于處理器，具體由一個(gè)橋接電路（PCI橋）實(shí)現(xiàn)對(duì)這一層的管理，并實(shí)現(xiàn)上下之間的接口數(shù)據(jù)傳送。可以把PCI橋描述為實(shí)現(xiàn)通用總線與PCI總線的地址映射、協(xié)議轉(zhuǎn)換、數(shù)據(jù)緩存等功能的邏輯接口。
3．1 PCI橋的實(shí)現(xiàn)
開發(fā)者可以根據(jù)PCI總線規(guī)范所定義的電氣特性、時(shí)序要求來(lái)進(jìn)行接口設(shè)計(jì)。一種方式是使用可編程邏輯器件（FPGA/CPLD）根據(jù)實(shí)際需要的功能來(lái)設(shè)計(jì)，這種方式的成本低、靈活性高，但需要對(duì)PCI總線協(xié)議有充分的掌握，或者需要生產(chǎn)可編程邏輯器件的廠商提供PCI接口功能模塊。由于PCI總線的規(guī)范較復(fù)雜，一般用戶都會(huì)選擇專用的PCI接口電路，無(wú)需詳細(xì)理解底層的PCI總線協(xié)議，而只理解到應(yīng)用層即可。因此，本文介紹的系統(tǒng)采用后一種方案，PCI 接口電路采用現(xiàn)在市場(chǎng)上使用較普通的PLX公司的PCI9054。
3．2 PCI9054
PCI9054采用先進(jìn)的PLX數(shù)據(jù)流水線結(jié)構(gòu)技術(shù)，是32位、33MHz的PCI總線主I/O加速器，符合PCI本地總線規(guī)范2.2版，有M、C、J三種模式。針對(duì)不同的處理器及局總線特性可選，盡量減少中間邏輯；具有可選的串行E2PROM接口，本地總線時(shí)鐘可和PCI時(shí)鐘異步。PCI9054內(nèi)部有 6種可編程的FIFO，以實(shí)現(xiàn)零等待突發(fā)傳輸及本地總線和PCI總線
