ＬＤＰ ＃４Ｈ ;ＤＰ指向用戶定義數(shù)據(jù)頁４(０２００Ｈ－０２８０Ｈ)
ＬＡＣＬ ＳＣＩＴＥＭＰ
ＭＡＲ ＊,ＡＲ０ ;數(shù)據(jù)送ＳＣＩＴＸＢＵＦ發(fā)送緩沖區(qū)
ＳＡＣＬ ＊
ＸＭＩＴ_ＲＤＹ:
ＬＤＰ ＃ ０Ｅ０Ｈ
ＢＩＴ ＳＣＩＣＴＬ２ＢＩＴ７ ;判發(fā)送器是否空
ＢＣＮＤ ＸＭＩＴ_ＲＤＹ,ＮＴＣ
ＲＥＴ
３ DSP與LCD的并行通訊設計
３ DSP與LCD的并行通訊設計
３．１ 并行通訊硬件設計
LCD自身具有一個三態(tài)數(shù)據(jù)總線并口（并口為ＣＯＭＳ電平），可以同主機進行通訊。它的外部有１２條線同DSP相連，即Ｄ０～Ｄ７、ＷＲＣＳ、ＢＵＳＹ、ＩＮＴ和ＧＮＤ。其中ＷＲＣＳ為片選信號和寫信號的邏輯或非，上升沿有效。ＢＵＳＹ信號為高（ＣＯＭＳ電平）表示忙。ＩＮＴ為中斷申請信號，低電平有效。圖４所示是其并行接口的硬件原理圖。圖５所示是LCD的時序圖。其中ＴＷ為ＷＲＣＳ信號的脈沖寬度，ＴＳＵ為數(shù)據(jù)建立時間，ＴＨ為數(shù)據(jù)保持時間。這些參數(shù)的具體要求為：
ＴＷ不小于１６ｎｓ；ＴＳＵ不小于１２ｎｓ；Ｔ大于０ｎｓ ；ＴＨ不小于５ｎｓ；ＴＩ不小于２μｓ。
３．２ 并行通訊軟件設計
并行通訊的編程思想與串行通訊軟件的設計基本相同。但并行通訊是通過設置等待寄存器ＷＳＧＲ賦值為０和檢測ＩＯＰＣ５的ＢＵＳＹ忙信號來防止發(fā)送數(shù)據(jù)丟失，以實現(xiàn)高速DSP與外部低速ＬＣＤ的通信。圖３所示的流程圖也適用于并行通訊。
１)并行通訊初始化程序
ＬＤＰ ＃ ０Ｅ１Ｈ
ＬＡＣＬ ＯＣＲＢ
ＡＮＤ ＃ ００ＣＦＨ ;ＩＯＰＣ(４－５)配置為一般Ｉ／Ｏ功能
ＳＡＣＬ ＯＣＲＢ
ＬＡＣＬ ＰＣＤＡＴＤＩＲ
ＯＲ ＃ １０００Ｈ ;ＩＯＰＣ４口為輸出方式
ＳＡＣＬ ＰＣＤＡＴＤＩＲ
ＬＡＣＬ ＰＣＤＡＴＤＩＲ
ＡＮＤ ＃ ０ＤＦＦＦＨ ;ＩＯＰＣ５口為輸入方式
ＳＡＣＬ ＰＣＤＡＴＤＩＲ
２)數(shù)據(jù)并行發(fā)送程序
ＳＣＩＳＳ:;判斷ＩＯＰＣ５口的ＢＵＳＹ信號是否忙
ＬＤＰ ＃ ０Ｅ１Ｈ
ＬＡＣＬ ＰＣＤＡＴＤＩＲ
ＬＤＰ ＃ ４Ｈ
ＳＡＣＬ ＢＵＳＹＤＡＴＡ
ＢＩＴ ＢＵＳＹＤＡＴＡ,ＢＩＴ５
ＢＣＮＤ ＳＣＩＳＳ, ＴＣ ;若ＢＵＳＹ為高,繼續(xù)查詢等待
ＬＤＰ ＃ ４Ｈ ;若ＢＵＳＹ為低, 把數(shù)據(jù)送到端口８０００Ｈ．
ＯＵＴ ＰＡＲＡＬＴＥＭＰ,８０００Ｈ
ＬＤＰ ＃ ０Ｅ１Ｈ
ＬＡＣＬ ＰＣＤＡＴＤＩＲ
ＡＮＤ ＃ ０ＦＦＥＦＨ ;將ＩＯＰＣ４口的ＩＮＴ信號置低
ＳＡＣＬ ＰＣＤＡＴＤＩＲ
ＲＰＴ ＃ ５０ ;延時２．５μｓ
ＮＯＰ
ＬＤＰ ＃ ０Ｅ１Ｈ
ＬＡＣＬ ＰＣＤＡＴＤＩＲ
ＯＲ ＃００１０Ｈ ;將ＩＯＰＣ４口的ＩＮＴ信號置高
ＳＡＣＬ ＰＣＤＡＴＤＩＲ
ＲＥＴ
４ 結束語
４ 結束語
本文提出的基于DSP控制的智能彩色液晶顯示器接口設計能夠很好地解決高速DSP與外部低速設備的通信問題，本設計嘗試采用了串行和并行兩種通訊方案，其中前者DSP只需用３根線即可實現(xiàn)數(shù)據(jù)串行通信,因而節(jié)約了DSP的外部資源,雖然傳輸速度稍低,但能滿足大多數(shù)實際工程的需要而后者采用并行通訊雖然數(shù)據(jù)傳輸速度較快,但會受到LCD所帶ＣＰＵ(８９Ｃ５１)解釋命令速度的限制,雖然液晶顯示速度比前者稍快２０％左右,但要占用DSP外部資源的12根線。通過對上述兩種方案的比較,最終設計項目采用了串行通訊方案,并在實際應用中取得了很好的效果。
