摘要：本文分析了PCI 9054芯片的性能，討論了利用PCI 9054本地總線擴充FIFO 的方法。并以IDT72205 FIFO為例，給出了具體的設計方案。
關鍵詞：PCI 總線 FIFO
一、引言
PCI總線是Intel公司推出的一種高性能局部總線，其數(shù)據總線為32位，且可擴展為64位，最大數(shù)據傳輸速率為132～264MB/S，是目前使用非常普遍的一種總線。因PCI 協(xié)議比較復雜，較難掌握，故PCI總線擴展卡的開發(fā)較ISA總線等其它擴展卡難度大。PCI 9054芯片是一種滿足PCI V2.2協(xié)議，特別適用于PCI總線外設產品開發(fā)的PCI-to-local Bus I/O Accelerator 芯片。
二、PCI 9054性能
PCI 9054是由美國PLX公司生產的先進的PCI I/O Accelerator，其內部框圖如圖1所示，它采用了先進的PLX數(shù)據管道結構技術，是32位、33MHz的PCI總線主 I/O Accelerator 。
PCI9054主要特性如下：
* 符合PCI V2.1,V2.2 規(guī)范，包含PCI電源管理特性。
* 支持VPD（Vital Product Data）的PCI擴展。
* 支持PCI雙地址周期，地址空間高達4GB。
* 具備I2O準備報文單元，完全兼容I2O V1.5 規(guī)范。
* 提供了兩個獨立的可編程DMA控制器，每個通道均支持塊和Scatter/Gather的DMA方式，DMA通道0支持請求DMA方式。
* 在PCI啟動模式，PCI 9054可插入類型1和類型2的配置周期。
* PCI←→Local Bus數(shù)據傳送速率高達132MB/S。
* 支持本地總線（Local Bus）直接接口Motorola MPC850或MPC860系列，Intel i960系列，IBM PPC401系列及其它類似總線協(xié)議設備。
* 本地總線速率高達50MHZ；支持復用/非復用的32位地址/數(shù)據；本地總線可為三種模式：M模式、C模式和J模式，可利用模式選擇引腳加以選擇。
* 具有可選的串行EEPROM接口。
* 本地總線時鐘由外部提供，該時鐘可和PCI時鐘異步。
* 具有8個32位 Mailbox 寄存器和2個32位Doorbell寄存器。
PCI 9054內部有6種可編程的FIFO，其長度如表1所示，以實現(xiàn)零等待突發(fā)傳輸及本地總線和PCI總線之間的異步操作。
表1 PCI 9054內部FIFO
| FIFO | 長度 |
| PCI啟動I/O讀 PCI啟動I/O寫 PCI目標讀 PCI目標寫 DMA讀 DMA寫 | 16長字 32長字 16長字 32長字 32長字 32長字 |
利用PCI 9054芯片構成的PCI適配器典型框圖如圖2所示。
三、PCI 9054外接FIFO的設計
PCI 9054 內部有6種FIFO用于提高數(shù)據傳輸速率，解決本地總線和PCI總線之間的異步接收。但往往由于PCI 9054本地總線的速率較慢，為了保證可靠性，往往需要擴充FIFO加以緩存。下面以IDT 72205 FIFO為例，介紹用PCI 9054本地總線擴充FIFO的具體設計方法。
9054工作方式選擇
PCI 9054可工作在M，C，J三種模式，其中C模式時序較為簡單。本設計選擇PCI 9054工作在C模式，總線周期采用PCI目標單周期讀周期，及PCI目標單周期寫周期, 部分引腳信號描述如下：
LHOLD：申請使用本地總線（Local Bus），輸出信號。
LHOLDA：對LHOLD應答，輸入信號。
ADS：新的總線訪問有效地址的開始。在總線訪問的 first clock設置。輸出信號。
BLAST：表示為總線訪問的last transfer，輸出信號。
LW/R：高電平表示讀操作，低電平表示寫操作，輸出信號。
LA： 地址線。
LD： 數(shù)據線。
READY：表示總線上讀數(shù)據有效或寫數(shù)據完成。用以連接PCI 9054等待狀態(tài)產生器，輸入信號。
電路設計
IDT72205是容量為256×18位，高速、低功耗，具有獨立收、發(fā)時鐘控制的同步/異步FIFO存儲器，將之掛于PCI 9054的本地總線以實現(xiàn)PCI 9054 FIFO 的擴充，圖3為PCI 9054和IDT 72205連接的電路圖。
對CPLD要求是：當EF=1（FIFO不空），LW/R=0，LCLK上升沿，則OE產生負脈沖，寬度2CLK
四、結語
PCI 9054是一種性/價比高的PCI橋路芯片，比PCI 9080，PCI 9050等性能更優(yōu)越。本文設計的FIFO擴充方法具有通用性，可用于PCI 9054本地總線其它I / O或存儲器的擴充。
