靜態(tài)時(shí)序分析在高速FPGA設(shè)計(jì)中的應(yīng)用[下載]
摘要:介紹了采用STA(靜態(tài)時(shí)序分析)對(duì)FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)設(shè)計(jì)進(jìn)行時(shí)序驗(yàn)證的基本原理，并介紹了幾種與STA相關(guān)聯(lián)的時(shí)序約束。針對(duì)時(shí)序不滿足的情況，提出了幾種常用的促進(jìn)時(shí)序收斂的方法。結(jié)合設(shè)計(jì)實(shí)例，闡明了STA在高速、大規(guī)模FPGA開(kāi)發(fā)中的應(yīng)用。實(shí)踐表明，隨著數(shù)字設(shè)計(jì)復(fù)雜度的增加，在后端的時(shí)序驗(yàn)證環(huán)節(jié)，與傳統(tǒng)的動(dòng)態(tài)門(mén)級(jí)時(shí)序仿真相比，采用STA方法的優(yōu)勢(shì)在十可以全面、高效地完成驗(yàn)證任務(wù)。 靜態(tài)時(shí)序分析在高速FPGA設(shè)計(jì)中的應(yīng)用:
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