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摘要：介紹了一個基于ｍｃｕ內(nèi)核的時鐘系統(tǒng)的設計，給出了其電路結構并詳細地分析了系統(tǒng)的工作原理。該系統(tǒng)能生成兩相不重疊時鐘，利用靜態(tài)鎖存器保存動態(tài)信息，提供三種電源管理方式以適應低功耗應用。在上華（ｃｓｍｃ）０．６μｍ工藝庫下，利用ｃａｄｅｎｃｅ ｅｄａ工具對電路進行了仿真，仿真結果驗證了設計的準確性。 關鍵詞：微控制器 時鐘系統(tǒng) 兩相不重疊時鐘 時鐘系統(tǒng)是微控制器（ｍｃｕ）的一個重要部分，它產(chǎn)生的時鐘信號要貫穿整個芯片。時鐘系統(tǒng)設計得好壞關系到芯片能否正常工作。 在工作頻率較低的情況下，時鐘系統(tǒng)可以通過綜合產(chǎn)生，即用ｖｅｒｉｌｏｇ／ｖｈｄｌ語言描述電路，并用ｅｄａ工具進行綜合。然而，用工具綜合存在電路性能低、優(yōu)化率不高的問題，不適合應用在各種高性能微處理器芯片上。而采用人工設計邏輯并手工輸入電路圖甚至物理版圖的方式，能使設計的電路靈活，性能更好�；谶@些考慮，設計了一個ｍｃｕ時鐘系統(tǒng)。 １ 基本時鐘輸入的選擇 ｃｐｕ核分微處理器（ｍｐｕ）和微控制器（ｍｃｕ），兩者的基本時鐘一般都以單頻方波的形式提供。時鐘有三種產(chǎn)生方式： （１）用晶體振蕩器產(chǎn)生精確而穩(wěn)定的時鐘信號； （２）用壓控振蕩器產(chǎn)生可調(diào)頻率范圍較寬的時鐘信號； （３）結合以上兩種技術，用壓控振蕩器生成時鐘信號。 基本時鐘信號的產(chǎn)生可以有芯片外和芯片內(nèi)兩種方法。但是時鐘信號必須是穩(wěn)定的信號，對于穩(wěn)定度要求特別高的場合（如ｍｐｕ和ｍｃｕ），采用芯片外提供是必不可少的。故本設計采用外接晶振的方法。
２ 兩相時鐘方案 時鐘技術是決定和影響電路功耗的主要因素，時鐘偏差是引起電路競爭冒險的主要原因。為了消除競爭、提高頻率、降低功耗，在基本時鐘方案方面，ｍｐｕ和ｍｃｕ一般有三種選擇：單相時鐘、多相時鐘和沿觸發(fā)方案。在當前的設計中，沿觸發(fā)方案由于在數(shù)據(jù)傳遞方面有一定困難已很少被使用。單相時鐘方案因為在時序和傳輸上比較簡單可靠，在所有的方案中使用的晶體管也是最少，所以被一些高性能芯片使用，如ｄｅｃ公司現(xiàn)被ｈｐ公司并購的ａｌｐｈａ２１６６４微處理器。但是，對ｃｍｏｓ電路來說，采用單相時鐘就無法使用動態(tài)電路，而且因組合邏輯塊中邏輯元件的速度高低都受到限制而呈現(xiàn)困難。 圖１是一個單相有限狀態(tài)機，圓圈內(nèi)為組合邏輯塊ｃｌ。
設ｔｌ＋ｔｈ＝ｔｐ，其中ｔｐ為時鐘周期，ｔｈ和ｔｌ分別為時鐘高電平和低電平時間。如果要使時鐘定時與數(shù)據(jù)無關，則最長的傳播延遲必須小于ｔｐ，信號（甚至可能是由于內(nèi)部競爭冒險產(chǎn)生的尖峰所造成的假信號）到達ｃｌ輸出端可能取的最短時間必須大于ｔｈ。令τｃｌ代表ｃｌ延遲范圍，則： ｔｈ ＜ τｃｌ ＜ ｔｐ （１） （１）式表明，信號通過ｃｌ的每一個延遲都必須介于ｔｈ和ｔｐ之間。正是這種雙邊約束特性使單相時鐘難以實現(xiàn)。對于多相時鐘，則可以消除這種雙邊約束，而使其轉化為單邊約束。圖２（ａ）所示為采用兩相非重疊時鐘φ１和φ２（φ１×φ２＝０），對應時鐘波形示于圖２（ｂ），ｔ１和ｔ３分別是φ１和φ２為高電平時的時間，ｔ２是φ１到φ２之間電平為低的時間，ｔ４則是φ２到φ１之間電平為低的時間。當φ２電平變高時信號開始通過ｃｌ傳輸，并且必須在φ１電平變低之前結束。于是得： τｃｌ＜ｔ１＋ｔ３＋ｔ４ 或 τｃｌ＜ｔｐ－ｔ２ （２） 其中，ｔｐ＝ｔ１＋ｔ２＋ｔ３＋ｔ４
圖4 二分頻電路及時鐘驅動器
這樣就可把雙邊約束（１）式簡化為單邊約束（２）式了。無論是有效信號或是無效信號，都可以以任意快的速度通過ｃｌ而不會造成競爭。 當然，相數(shù)過多又會使設計復雜度提高，因此這里選擇了兩相不重疊時鐘。 ３ 時鐘系統(tǒng)邏輯電路設計 ３．１ 兩相不重疊時鐘產(chǎn)生的方法 兩相不重疊時鐘產(chǎn)生電路如圖３所示。ｃｌｋ為外部晶振產(chǎn)生的送入ｍｃｕ的單相時鐘，ｉ１是ｍｃｕ內(nèi)部產(chǎn)生的保護信號，正常工作時ｉ１為低電平，發(fā)生故障時如由于噪聲干擾導致ｐｓｅｎ和ｒｄ、ｗｒ同時有效的錯誤發(fā)生時ｉ１變成高電平而關閉時鐘；當系統(tǒng)復位時，會使得圖３中ｉ１為低電平，恢復ｃｌｋ的輸入。由于正常情況下ｐｄ為低電平，所以ｃｌｋ等同于經(jīng)過三個非門變成圖中的單相輸入信號，加到用“或非”門交叉而構成的ｒ－ｓ觸發(fā)器，單相時鐘從左邊加到一個“或非”門上，反相后加到另一個“或非”門上，這樣得到的ｃｋ１和ｃｋ２是不重疊的。單相時鐘與雙相時鐘的對應關系如圖３所示。 當信號ｖ變成高電平時（因為正常工作時ｐｄ一直保持為０），ｍ１管關斷，信號就一直保存在靜態(tài)鎖存器中。每當時鐘信號變高時，就把靜態(tài)鎖存器的輸出傳給ｗ，使得ｗ一直處于低電平而不影響“或非”門ａ１，故圖３中ａ１可以簡化為二輸入。 在時鐘受到一個邏輯信號（也就是門控時鐘）控制的情況下，可能會有一些動態(tài)節(jié)點不被刷新。為了避免這種錯誤，采用由一個ｎｍｏｓ控制管ｍ２加兩個交叉耦合反相器組成靜態(tài)鎖存器。其中反饋管采用的倒比ｗ／ｌ很�。ǎ迹保�，可以作為電平恢復器件，這樣有利于保存信息。 ３．２ 二分頻電路 通常把一周期指令的執(zhí)行時間稱為一個機器周期，并進一步劃分為２～６個狀態(tài)（高速ｍｃｕ到標準ｍｃｕ），每一狀態(tài)有兩相時鐘，即為兩個節(jié)拍，每個節(jié)拍持續(xù)一個振蕩周期。如何向芯片內(nèi)部提供一個兩節(jié)拍的時鐘信號呢？這就需要二分頻電路對外部振蕩信號進行分頻，使得在每個時鐘的前半周期，節(jié)拍１信號有效；后半周期，節(jié)拍２信號有效。 二分頻電路是由兩個靜態(tài)鎖存器組成的觸發(fā)器，如圖４所示。其中ｃｋ１和ｃｋ２是兩相不重疊時鐘，當ｃｋ１＝０，ｃｋ２＝１時，靜態(tài)鎖存器ｂ的輸出經(jīng)過一個反相器提供ｃｋ３和ｃｋ４，使得ｃｋ３＝０，ｃｋ４＝１；經(jīng)過半個周期后，ｃｋ１＝１，ｃｋ２＝０，ｍ４斷開，低電平信號存儲在靜態(tài)鎖存器ａ中，使ｃｋ３的值不變，這樣ｃｋ３延續(xù)了一個周期的低電平（高電平），就形成了兩分頻，如此形成的時鐘信號周期增加一倍。ｃｋ４由ｃｋ３經(jīng)過一個反相器形成，兩者相位相反。 ３．３ 時鐘驅動器及分配 影響時鐘偏差主要有以下幾個因素： ·連接時鐘數(shù)的連線； ·時鐘數(shù)的拓撲結構； ·時鐘的驅動； ·時鐘線的負載； ·時鐘的上升及下降時間。 在ｍｃｕ內(nèi)部，時鐘信號要驅動大的負載，是負載最重的信號，有可能導致電路延時和時鐘偏差。消除的方法之一是增強驅動能力。設計的驅動器如圖４（二分頻電路除外）所示。最初的時鐘信號由二分頻電路輸出的ｃｋ３和ｃｋ４提供。值得注意的是，為了提高翻轉速度增加了旁路管，即ｐｍｏｓ晶體管ｍ５、ｍ７和ｎｍｏｓ晶體管ｍ６、ｍ８，而且它們的ｗ／ｌ比要取得足夠大如設計的為３５０／１，這樣就不需要外部附加自舉電容。當然為了防止導通電流過激（ｄｉ／ｄｔ），可以加入電阻起穩(wěn)定作用。該時鐘驅動器的一個重要特點，就是所產(chǎn)生的兩相不重疊時鐘的相位與時鐘負載無關，輸出ｃｌｋ３和ｃｌｋ４能高到ｖｄｄ電平和低到地電平。
圖6 idl控制通生cpu內(nèi)部的時鐘信號
在ｍｃｕ內(nèi)部合理分配時鐘網(wǎng)絡。通常有兩種方法：線形緩沖和樹形緩沖�？紤]到ｍｃｕ內(nèi)部時鐘負載比較大，采用圖５所示的樹形緩沖將時鐘電路分成若干分支。時鐘分配的各個分支在各級之間具有相同的相對扇出，同時每個分支所帶負載數(shù)目基本相同，因為不平衡的分支是時鐘歪斜的主要原因。 ３．４ 低功耗設計 低功耗設計要求時鐘網(wǎng)絡盡量簡單，晶體管尺寸盡量小，并且應盡量減少不必要的電路節(jié)點翻轉，所以設計的ｍｃｕ一方面要大量采用只有三個元件組成的靜態(tài)鎖存器，參見圖３；另一方面要有三種工作功率管理模式，即正常、空閑、掉電三種方式，以滿足低功耗方式的應用。因此，內(nèi)部所使用的時鐘分三類，第一類送入部分控制器和數(shù)據(jù)通道（ｃｐｕ核），在低功耗方式（空閑）下時鐘關閉，如圖６中的ｃｌｋ５和ｃｌｋ６；第二類用于控制定時器，如ｃｌｋ１和ｃｌｋ２；第三類則用于控制中斷電路和串行口的時鐘，如ｃｌｋ３和ｃｌｋ４。后兩類不受低功耗方式的限制。 （１）在掉電方式（ｐｄ＝１）下，時鐘信號發(fā)生器及內(nèi)部所有的功能部件都停止工作。如圖３所示，ｐｄ＝１時，封鎖一個“與非”門和一個“或非”門，使ｖ一直為低電平，輸給ｒ－ｓ觸發(fā)器的單相時鐘的狀態(tài)被固定，或為低電平或為高電平，這樣整個芯片的時鐘信號被凍結。 （２）在空閑方式（ｉｄｌ＝１）下，時鐘信號繼續(xù)提供給中斷邏輯、串行口、定時器，但ｃｐｕ 的時鐘被切斷了。如圖６所示，ｉｄｌ＝１時，“或非”門輸出為低電平，“與非”門輸出為高電平，通過時鐘驅動器使得ｃｌｋ５＝１、ｃｌｋ６＝０，這樣通往ｃｐｕ的信號就被凍結了。
圖7 用csmc 0.6um工藝庫對時鐘電路的邏輯仿真
４ 設計驗證與總結 綜合圖３、圖４、圖６就構成了整個時鐘系統(tǒng)。為了對電路進行邏輯仿真，首先在ｃａｄｅｎｃｅ 的 ｃｏｍｐｏｓｅｒ－ｓｃｈｅｍａｔｉｃ中調(diào)用ｃｓｍｃ ０．６μｍ標準單元工藝庫，設置好管子參數(shù)，畫出電路圖。然后進入ａｎａｌｏｇ ａｒｔｉｓｔ ｓｉｍｕｌａｔｉｏｎ環(huán)境進行參數(shù)較理想化的電路仿真。其中ｃｌｋ的脈寬為０．５μｓ，周期為１μｓ，將各種信號（如ｐｄ、ｉｄｌ）的上升時間和下降時間設置為０．００２μｓ整個仿真時間�。保�μｓ，參考電壓為５ｖ，得到的仿真結果如圖７所示。可以看到ｉ１＝１時，通往內(nèi)部的各時鐘信號被封鎖；ｐｄ＝１時，所有時鐘（ｃｌｋ１～ｃｌｋ６）被凍結；而ｉｄｌ＝１時只有通往ｃｐｕ的ｃｌｋ５和ｃｌｋ６被凍結，因此各信號滿足設計要求。 |
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