| 摘 要：本文介紹了基于FPGA技術(shù)實現(xiàn)DSP的UART的一種方法,應(yīng)用 Xilinx ISE4.0開發(fā)軟件實現(xiàn)了UART邏輯的譯碼。通過實驗,驗證了硬件邏輯的正確性及合理性;同時也為DSP與PC機之間的通信提供了一種新的思想方法。 關(guān)鍵詞：FPGA ,DSP,UART,硬件邏輯 前言 隨著信息技術(shù)與革命的深入和計算機技術(shù)的飛速發(fā)展,數(shù)字信號技術(shù)已經(jīng)逐漸發(fā)展成為一門關(guān)鍵的技術(shù)學(xué)科;而DSP芯片的出現(xiàn)則為數(shù)字信號處理算法的實現(xiàn)提供了可能。當前,DSP芯片廣泛地應(yīng)用在通信與電子系統(tǒng)、信號處理系統(tǒng)、自動控制、雷達、軍事、航空航天、醫(yī)療、家用電器、電力系統(tǒng)等許多領(lǐng)域,而且新的應(yīng)用領(lǐng)域在不斷地被發(fā)掘。TMS320系列芯片都設(shè)有串行端口,即 DSP可以用串口直接與外圍器件（包括PC機）進行通信。通常儀器儀表還需經(jīng)常跟臺式機或隨身的便攜機發(fā)生通信。對于DSP來說,在進行串口通信時即可以用軟件來實現(xiàn),同時對硬件的要求也相對簡單;另外也可以用硬件來實現(xiàn)。這里所說的硬件是指由EDA技術(shù)實現(xiàn)的硬件邏輯,而不是指真正意義上的硬件。其中,基于EDA技術(shù)的可編程的ASIC越來越來被廣大電子工程師所開發(fā)利用,這是因為這種技術(shù)有許多優(yōu)點：用軟件實現(xiàn)硬件功能,從而大大減小了電路板的尺寸,提高了電路的可靠性和可移植性,同時還縮短了產(chǎn)品的開發(fā)周期,降低了開發(fā)成本,易于產(chǎn)品的升級換代。而DSP的串行通信的硬件實現(xiàn)就是此技術(shù)的應(yīng)用,即利用FPGA（Field Programmable Gate Array）對指令進行譯碼實現(xiàn)此功能的。所選芯片是Xilinx公司的XC4000系列的產(chǎn)品。 1、FPGA器件介紹 本系統(tǒng)所用芯片是 Xilinx公司的XC4000系列的產(chǎn)品。FPGA是由美國Xilinx公司于1985年推出的,并且連續(xù)推出一代又一代集成度更高,速度更快、價格更低的新型器件,Xilinx公司的可編程邏輯性能及使用靈活性方面一直保持著FPGA產(chǎn)品的領(lǐng)導(dǎo)地位。其典型產(chǎn)品如XC4000和Virtex系列都是采用CMOS SRAM工藝制造,可反復(fù)編程,并能實現(xiàn)芯片功能的動態(tài)重構(gòu)。FPGA的設(shè)計可在廠家提供的開發(fā)系統(tǒng)中快速有效的完成,生成的設(shè)計文件已構(gòu)造代碼的形式存儲在FPGA外的存儲器件中,系統(tǒng)上電時將這些構(gòu)造代碼讀入FPGA內(nèi),由SRAM構(gòu)成的存儲器,并有各個配置存儲單元控制FPGA中的可編程資源實現(xiàn)用戶的專用設(shè)計。本系統(tǒng)中應(yīng)用的XC4000XL/XLA系列中的器件,這種系列器件供電電壓為3.3V、I/O兼容5V,采用0.25μmCOMS工藝,并且XC4000系列可滿足密度高達50萬系統(tǒng)門的需求,片內(nèi)帶有高速的RAM,并為包括各種內(nèi)核方案在內(nèi)的各種軟件所接受。本系統(tǒng)中所用的芯片型號為 XC4010XL,其主要結(jié)構(gòu)特點是：950個邏輯單元,最大系統(tǒng)門為10K,最大RAM為13K位,觸發(fā)器數(shù)為1120,最大可用的I/O數(shù)為160。 2、Xilinx開發(fā)軟件介紹 現(xiàn)在所接觸到的Xilinx開發(fā)軟件有兩種：一種Foundation series1.5;一種是Xilinx ISE4.0版本。這兩種軟件開發(fā)系統(tǒng)都可開發(fā)設(shè)計、系統(tǒng)仿真、下載編程等功能。下面主要介紹XilinxISE4.0 開發(fā)工具。Xilinx ISE4.0是Xilinx公司于2001年推出的用于FPGA和CPLD器件的開發(fā)工具軟件。運行步驟如下： （1）、新建工程 首先啟動Xilinx ISE4.0軟件,進入Project Navgator,軟件提示打開一個已存在的Project或新建一個Project。若選擇新建一個Project,將出現(xiàn)一個New Project對話框,在此對話框中,可設(shè)定一個工程名及路徑,同時還可以選擇器件類型及設(shè)計語言類型。 （2）、設(shè)計輸入 建立一個工程后,就可以確定數(shù)據(jù)輸入方式了。在 Source in Project框中,點擊右鍵,選擇NEW SOURCE菜單,就出現(xiàn)設(shè)計輸入選擇對話框。 Xilinx ISE4.0軟件是有原理圖、HDL語言和狀態(tài)圖三種輸入工具,并可利用這3種輸入工具創(chuàng)建具有圖形化頂層的宏模塊,同時可被原理圖編輯器和HDL編輯器調(diào)用。另外用原理圖作輸入工具時,可應(yīng)用庫中的各種宏單元。 （3）編譯與綜合 完成自己的設(shè)計后,就可以點擊設(shè)計的對象,然后對 processes of current source框中進行操作,雙擊該框中的Generate programming file,若設(shè)計沒有錯誤,軟件就順序完成Design Entry Utilities 、Synthesize、Implment Design及Generate programming file操作,最后生產(chǎn)可編程的數(shù)據(jù)格式*.bit文件;若有錯,軟件將會中斷上面的順序操作,停在出錯的那一步,必在狀態(tài)框中顯示出錯誤。 （4）下載編程 在對系統(tǒng)設(shè)計進行確認無誤后,把各輸入和輸出端口適配到期間的引腳,這個步驟可由軟件自動完成,也可手工完成,生成ucf文件,此時引腳就鎖定了。若要下載編程的話,雙擊Generate programming file中的configure device（iMPACT）,就會出現(xiàn)iMPACT界面,可以選擇通過并口下載,也可以通過JTAG下載。若下載編程成功的話,就可以驗證設(shè)計的正確性及合理性。 3 DSP串口說明及其配置 在TMS320C3X系列DSP結(jié)構(gòu)中,只有一個串口,包括串口接收三個管腳DR0、CLKR0、 FSR0和串口發(fā)送三個管腳DX0、CLKX0、FSX0。串口的配置是通過串口全局控制寄存器、FSR0/DR0/CLKR0控制寄存器、 FSX0/DX0/CLKX0控制寄存器來實現(xiàn)的。下面就串口的管腳介紹如下： （1）DR0(接收數(shù)據(jù)口)：數(shù)據(jù)通過此口輸入到DSP;
（2）CLKR0(接收時鐘口)：它是用來接收外部時鐘信號,該時鐘信號可接收數(shù)據(jù)口的數(shù)據(jù)移入接收寄存器中;
（3）FSR0（接收幀同步口）：用來作為接收外部幀同步脈沖信號,標志數(shù)據(jù)接收的開始;
（4）DX0（數(shù)據(jù)發(fā)送口）：通過該口把發(fā)送移位寄存器中的數(shù)據(jù)串行發(fā)送出去;
（5）CLKX0（發(fā)送時鐘口）：該腳把發(fā)送移位寄存器中的數(shù)據(jù)通過發(fā)送時鐘信號將數(shù)據(jù)發(fā)送到數(shù)據(jù)發(fā)送口。該串口可配置成使用內(nèi)部時鐘或外部時鐘,若為內(nèi)部時鐘,此端口為輸出口;若為外部時鐘,此端口為輸入口;
（6） FSX0(發(fā)送幀同步口)：該端口的信號可作為發(fā)送數(shù)據(jù)開始的標志,它可由內(nèi)部時鐘產(chǎn)生,此時該端口作為輸出腳;也可有外部時鐘產(chǎn)生,此時該端口作為輸入腳。 串口相應(yīng)控制寄存器的配置： 串口全局控制寄存器(0X808040)：0E140040H,
FSR0/DR0/CLKR0控制寄存器(0X808042)：00000111H,
FSX0/DX0/CLKX0控制寄存器(0X808043)：00000111H, 定時器0相應(yīng)寄存器配置：
定時器0全局控制寄存器（0X808020）：000003C1H
定時器0周期控制寄存器（0X808028）：00000068H 4 硬件原理 這里所選擇的DSP芯片是TMS320C30,所用晶振為25MHz,DSP的串口（如圖1）與UART邏輯相連,其中UART邏輯包括發(fā)送邏輯和接收邏輯。所說的硬件實現(xiàn)DSP的UART,就是指UART邏輯部分的實現(xiàn)是由FPGA來實現(xiàn)的。FPGA接收DSP串口的三個信號CLKX0、DX0、 FSR0,并對其進行譯碼,輸出串行數(shù)據(jù),然后通過RS232接口把數(shù)據(jù)送到PC機;另外PC機下行發(fā)命令,通過RS232傳送到UART邏輯中的接收邏輯中,并對其進行譯碼,產(chǎn)生下面三個信號CLKR0、DR0、FSR0,把這三個信號通過DSP的串口送給DSP,從而完成UART的通信。系統(tǒng)中所用的 FPGA芯片型號為XC4010XL-TQ144-9 ,它可以用JTAG下載編程,也可以用并口,通過目標板進行從串行模式下載編程。 5 具體實現(xiàn) 在設(shè)計UART的接收和發(fā)送硬件邏輯部分都是在FPGA中完成的,由于Xilinx ISE4.0開發(fā)系統(tǒng),即可用VHDL語言作為輸入,也可用原理圖作為輸入。根據(jù)系統(tǒng)的實現(xiàn)來說,本部分用原理圖設(shè)計更簡潔,邏輯關(guān)系更清楚。對于整個系統(tǒng)來說,波特率為9600bps,RS232傳輸?shù)臄?shù)據(jù)格式為1位起始位、1位停止位和8位數(shù)據(jù)位。下面就DSP的UART的接收和發(fā)送兩部分邏輯分別作一介紹。
5.1 串口發(fā)送邏輯部分 發(fā)送部分硬件邏輯原理圖如圖2,工作原理如下：這部分的時鐘是由DSP的H3提供。DSP把移位寄存器中的數(shù)據(jù)通過串口發(fā)送數(shù)據(jù)口（DX0）發(fā)送到FPGA,FPGA接收到數(shù)據(jù),同時也接收到DSP串口輸出幀同步信號（FSX0）及串口輸出時鐘信號（CLKX0）。串口數(shù)據(jù)在H3的作用下經(jīng)過一個D觸發(fā)器,然后與停止位相或,再通過一個有清零和片選的D觸發(fā)器,在H3作為時鐘的情況下輸出串口數(shù)據(jù) DOUT送到RS232口,按照傳輸10位數(shù)據(jù)的格式送到PC機;UART邏輯中的起始位是由DSP的FSX腳提供的信號通過邏輯關(guān)系實現(xiàn)的,當8位數(shù)據(jù)輸出完后,就由硬件邏輯產(chǎn)生一個停止位。DSP的串口作為輸出時,發(fā)送串口配置為爆發(fā)模式。 5.2 串口接收邏輯部分 接收部分的工作原理如下：由RS232出來的數(shù)據(jù)DIN輸入到FPGA中,DIN經(jīng)過FPGA中的D觸發(fā)器,轉(zhuǎn)換成DSP接收的數(shù)據(jù)DR0。對DSP來說,把它的定時器設(shè)置為104uS的周期信號,即相應(yīng)的波特率為9600bps,在每一位數(shù)據(jù)到來時,把它存到8位移位寄存器中。圖3中需要兩種時鐘,一個為H3,一個為H2 （H3/2）,通過一定的邏輯關(guān)系,產(chǎn)生DSP所需的接收時鐘CLKR0信號和接收幀同步FSR0信號。DSP通過串口接收數(shù)據(jù)時,設(shè)置的速率為H3的 1/8,并且DSP的串口設(shè)置為固定的爆發(fā)模式。 6 結(jié)束語 應(yīng)用FPGA技術(shù)實現(xiàn)DSP的UART,是DSP與外部設(shè)備之間通信的一個亮點。在系統(tǒng)的設(shè)計中,通信是必不可少的一部分,而在不增加芯片的情況下,FPGA就可完成DSP的UART。通過實驗和仿真,系統(tǒng)可靠工作,很好的實現(xiàn)了DSP與PC機的UART。 （來源:工控智能化） |
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