| 專家們認為,功率控制類似于體重控制,它需要一個全盤計劃。隨著90納米及90納米以下工藝晶體管的柵極泄漏可與亞閥泄漏(sub-threshold leakage)相比擬,功率控制問題的嚴峻程度急劇增加。據(jù)Cadence估計,90納米節(jié)點上晶體管的泄漏大約是采用標準電壓的130納米晶體管的40倍。因此,在工藝、芯片設(shè)計和系統(tǒng)架構(gòu)等所有前端方面都有大量工作要做。 在工藝前端,技術(shù)人員致力于改進氮化氧介質(zhì)的同時,也在努力尋找一種高k介電材料,在保證量子隧道效應(yīng)受控的同時,使性能調(diào)節(jié)回正常狀態(tài)。在工具方面,EDA供應(yīng)商則正在開發(fā)功率優(yōu)化設(shè)計方法,以便更易于使用多個電壓域和其它功率節(jié)省技術(shù)。此外,在架構(gòu)方面,計算機科學(xué)家在設(shè)法通過處理器資源的劃分來限制功率,使線程和微分區(qū)(micropartitions)分配的處理器周期剛好夠處理眼前的任務(wù)。 Freescale半導(dǎo)體公司工藝開發(fā)經(jīng)理Mike Mendocino表示,業(yè)界的基本方針是優(yōu)化Ion/Ioff曲線,使得工藝節(jié)點從130納米到90納米,都能保持泄漏恒定,同時“盡可能地多地增大驅(qū)動電流�！� Mendocino稱,對Freescale的手機芯片組而言,靜態(tài)泄漏電流是主要問題。而對該公司的高性能網(wǎng)絡(luò)處理器,動態(tài)和靜態(tài)功率都很重要。 不少人認為,對于這一問題來說,自己擁有晶圓廠的大公司具有一定的優(yōu)勢,因為設(shè)計人員可以和技術(shù)人員一道,來提出將泄漏減至最小的方案。 這聽起來似乎很容易,Mendocino指出：“工藝技術(shù)的開發(fā)遠早于流片階段,我們必須越來越多地與設(shè)計人員合作,以使工作能盡早開始。我們都知道總體功率問題很重要,但我要說的是,在有關(guān)如何選擇技術(shù)來影響泄漏的預(yù)測能力方面,我們一直都對自己深感滿意�！� “雖然有這么多的泄漏源,但我們在基礎(chǔ)技術(shù)中也有許多辦法能夠相應(yīng)解決。”美國半導(dǎo)體開發(fā)聯(lián)盟(SEMI)的IBM代表兼該聯(lián)盟前端工藝規(guī)劃總監(jiān)Raj Jammy表示,“我們必須認真考慮其設(shè)計部分。” SEMI聯(lián)盟及其成員公司正把更多的重點放在大塊器件的結(jié)點改進上面,采用毫秒級的極短退火時間來激活硅晶格無擴散的摻雜�？焖偻嘶饻囟雀哌_1,100度,而在極短的持續(xù)時間內(nèi)還更高。Jammy說：“激光退火正在興起,并將被考慮用于下一批即將來臨的技術(shù)節(jié)點。至少從理論上看它能夠限制結(jié)點處的泄漏。” Cadence公司高級產(chǎn)品行銷經(jīng)理Anand Iyer表示,有許多方法可用來解決泄漏問題。不過,這些方法必須以一個整體方案的形式相互聯(lián)接起來。他說：“我們認為,功率控制必須成為整體方案的一部分。我們必須通盤考慮整體方案的每一個步驟,而并非只關(guān)注其中的某幾個�！� 在自己的專業(yè)領(lǐng)域內(nèi),Cadence、Synopsys以及其它EDA公司正在致力于開發(fā)從寄存器傳輸級(RTL)到簽出(signoff)的整個設(shè)計流程,通過求助于晶圓廠和關(guān)鍵客戶來共同優(yōu)化低功率方法學(xué)。 Iyer提到,有些客戶利用片外功率控制來實現(xiàn)設(shè)計,在這種情況下,電源層(power planes)始終是開啟的。根據(jù)芯片上被開或關(guān)模塊的數(shù)量來進行設(shè)計,可能需要更多的功率,并造成封裝成本的增加。 “更有效的高性能設(shè)計辦法是增加片上開關(guān),”他提到,“各公司正在研究如何采用一種精巧的方法來關(guān)斷電源。代價是內(nèi)部開關(guān)可能使芯片面積增大20-30%�！� 臺積電已在其6.0版參考設(shè)計流中增加了內(nèi)部功率門控(power gating)技術(shù),Iyer透露,在這種技術(shù)中,有一圈可按需要關(guān)斷的開關(guān)被排放在相關(guān)模塊周圍。 隨著功率門控技術(shù)的使用越來越廣泛,這種方法必須調(diào)整以使布局和時鐘綜合步驟都能夠意識到功率問題。綜合期間,應(yīng)該把時鐘使能信號保持在時鐘樹的最后階段,“要盡可能不影響時序,”Iyer表示。 使用功率門控時,系統(tǒng)需要某種形式的狀態(tài)保存,比如查詢數(shù)據(jù)并送到RAM,當系統(tǒng)重新被喚醒時,再將其取回來。而對于一些關(guān)鍵業(yè)務(wù)應(yīng)用,相關(guān)單元的存儲器狀態(tài)必須保持不變,在這種情形下,需要一個保存觸發(fā)器(retention flop)來把相關(guān)位碼存儲在一個表中。這樣,當系統(tǒng)被喚醒時,就可能極快地恢復(fù)這些位碼,Iyer解釋道。 “當設(shè)計人員使用這些技術(shù)時,他們必需有一個明確的目標,”他提出,“他們應(yīng)該先搞清楚,自己的電源數(shù)目是多少,然后才盡可能細地搭建技術(shù),以實現(xiàn)目標。他們還需要知道,通過利用某種技術(shù),在功耗改善方面獲得了多少收益,以及采用這樣一種技術(shù)出現(xiàn)的困難大概有哪些�！� 驗證方面的挑戰(zhàn) 為了適應(yīng)低功率庫,工程團隊在選擇他們的庫時,需要一定的靈活性,并采用一種能夠開拓庫的靈活性并與最初方法學(xué)相一致的設(shè)計方法。“他們必需確保有合適的驗證工具,因為某些節(jié)省功率的技術(shù)非常復(fù)雜,從而驗證起來很困難,”Iyer指出,事實上,驗證方面的挑戰(zhàn)已迫使一些大型公司修改自己的功率節(jié)省技術(shù)。 
圖1：功率降低技術(shù)的折衷考慮。
IBM開發(fā)出了一種產(chǎn)生“電壓島(voltage island)”的方案,IBM研究員兼該公司服務(wù)器及技術(shù)部門首席技術(shù)官Bernie Meyerson聲稱。可利用Meyerson稱之為“標頭和標尾(headers and footers)”的片上控制邏輯,來控制這種電壓島的開關(guān)操作。 “降低電壓對功率有巨大的影響,但會造成芯片性能下降,”Meyerson稱,“而我們的標頭-標尾系統(tǒng)有可能將取代充分偏置(well biasing)技術(shù),又好又穩(wěn)地關(guān)斷器件”,且大幅度提高性能。 可制造性設(shè)計(DFM)的職責(zé) DFM也有著限制功率的作用,Meyerson提到�！癉FM需要更加成熟,因為現(xiàn)在所有的事都是相互關(guān)聯(lián)的。過去各部分是相互獨立的,工程師必須找出有可能導(dǎo)致‘扼殺’器件的某些致命缺陷。而現(xiàn)在,這些致命缺陷的原因有可能只是線寬的變化,因為某一特殊區(qū)域消耗的電流超過容許值,違反了電子遷移規(guī)則�；蛘呤窃撨B線消耗的功率可能比預(yù)定的還要多。”他說。 換言之,Meyerson稱：“今天我們有可能在任何地方出錯。我們需要卓越的DFM能力來應(yīng)付這些挑戰(zhàn)。” Meyerson還提及,IBM的硬件和軟件工程師正共同努力,實現(xiàn)一種對加電(on-power)狀態(tài)有重大意義但對掉電(off-power)狀態(tài)發(fā)揮不了什么作用的工作方式。例如,Power 5微處理器能夠檢測輸入的工作負荷,并利用劃分為微分區(qū)的線程在Power 5上為其分配相應(yīng)的處理能力�！爸灰溆嬎阕銐蚝唵�,我們可以把小至5%的內(nèi)核分配給某一特定任務(wù),”他談到,“這種方法的好處在于其余的19個5%可以分配給其它任務(wù)�！� 這種方法雖然改善了動態(tài)功率,但直到采用高介電常數(shù)的介電材料之前,關(guān)斷狀態(tài)下的泄漏仍是一大問題,Meyerson表示。他認為,高介電常數(shù)的介電材料會首先用于那些對低泄漏的關(guān)注甚于高性能的芯片上。而對于高性能芯片,還得繼續(xù)忍受較高的泄漏電平,這種狀況要一直等到更薄的電氧化層被開發(fā)出來。他介紹說,芯片產(chǎn)業(yè)正處于“抑制需求”的階段。由氮化二氧化硅形成的柵極氧化層,已停留在約1.2納米的物理厚度,即1.8到2.2納米的電厚度或有效氧化層厚度(EOT)上停滯不前。 “氧化工藝的升級還不太好,不過那些通過將18到22埃厚度的電氧化層縮減至10埃來解決氧化層問題的公司來說,他們在改善泄漏電流的同時,還將獲得性能的極大提升,”Meyerson稱。他還表示,到那時,隨著物理尺寸的升級,業(yè)界將處在“易變狀態(tài)”,而“時鐘頻率則相對穩(wěn)定�！� 在柵極氧化層“表面硬化(hardening)”方面——使氮分布更接近表面——已經(jīng)取得一些改進,不過表面硬化主要是提高氧化層的可靠性,對性能的改進卻相當小,Meyerson告知。 “工藝尺寸越小速度越快這一經(jīng)典定律,到130納米工藝節(jié)點之后就不適用了。泄漏問題的嚴重性迫使我們必須采取一些其它措施來避免功率失控,”他提到,“有些方面需要創(chuàng)新,比如采用應(yīng)變硅(strained silicon)和新的介電材料。我們正在對各種材料進行實驗。但我們不再縮小工藝尺寸。對于我們所需的T倒置方法,還沒有達到應(yīng)有的水平�！� T倒置方法是一種在晶體管處于倒置狀態(tài)時測量電氧化層厚度的方法。 Applied Materials公司正在進行高k介電材料的開發(fā)。但該公司前端產(chǎn)品部資深專家Faran Nouri表示,45納米技術(shù)節(jié)點初期將不會采用高k的介電材料。她還提到,公司也在開發(fā)低能源脈沖射頻等離子體(pulsed RF plasma)技術(shù),以減少高帶電離子的數(shù)目,因為那些粒子可能會降低氧化層的質(zhì)量。通過把氮保持在氧化層頂部而非界面上,可提高載流子遷移率。 她表示,其開發(fā)目標是45納米節(jié)點上的EOT為1納米,相比65納米節(jié)點的1.2納米有所下降,并具有可接受的柵極泄漏,和更高的可靠性。 Nouri強調(diào)：“我們必須同時對三方面進行改進—即性能、可靠性和減少泄漏。缺少任何一項都不會獲得成功。” �。ㄗ髡撸簛泶髠� 來源：電子工程專輯） |
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