| 摘要 隨著目前新技術(shù)、新工藝的不斷出現(xiàn),高速單片機(jī)的應(yīng)用越來越廣,對硬件的可靠性問題便提出更高的要求。本文將從硬件的可靠性角度描述高速單片機(jī)設(shè)計的關(guān)鍵點。 關(guān)鍵詞 高速單片機(jī) 可靠性 特性阻抗 SI PI EMC 熱設(shè)計 隨著單片機(jī)的頻率和集成度、單位面積的功率及數(shù)字信號速度的不斷提高,而信號的幅度卻不斷降低,原先設(shè)計好的、使用很穩(wěn)定的單片機(jī)系統(tǒng),現(xiàn)在可能出現(xiàn)莫名其妙的錯誤,分析原因,又找不出問題所在。另外,由于市場的需求,產(chǎn)品需要采用高速單片機(jī)來實現(xiàn),設(shè)計人員如何快速掌握高速設(shè)計呢? 硬件設(shè)計包括邏輯設(shè)計和可靠性的設(shè)計。邏輯設(shè)計實現(xiàn)功能。硬件設(shè)計工程師可以直接通過驗證功能是否實現(xiàn),來判定是否滿足需求。這方面的資料相當(dāng)多,這里就不敘述了。硬件可靠性設(shè)計,主要表現(xiàn)在電氣、熱等關(guān)鍵參數(shù)上。我將這些歸納為特性阻抗、SI、PI、EMC、熱設(shè)計等5個部分。 1 特性阻抗 近年來,在數(shù)字信號速度日漸增快的情況下,在印制板的布線時,還應(yīng)考慮電磁波和有關(guān)方波傳播的問題。這樣,原來簡單的導(dǎo)線,逐漸轉(zhuǎn)變成高頻與高速類的復(fù)雜傳輸線了。 在高頻情況下,印制板（PCB）上傳輸信號的銅導(dǎo)線可被視為由一連串等效電阻及一并聯(lián)電感所組合而成的傳導(dǎo)線路,如圖1所示。只考慮雜散分布的串聯(lián)電感和并聯(lián)電容的效應(yīng),會得到以下公式： 
式中Z0即特性阻抗,單位為Ω。 
圖1 傳輸線等效電路
PCB的特性阻抗Z0與PCB設(shè)計中布局和走線方式密切相關(guān)。影響PCB走線特性阻抗的因素主要有：銅線的寬度和厚度、介質(zhì)的介電常數(shù)和厚度、焊盤的厚度、地線的路徑、周邊的走線等。 在PCB的特性阻抗設(shè)計中,微帶線結(jié)構(gòu)是最受歡迎的,因而得到最廣泛的推廣與應(yīng)用。最常使用的微帶線結(jié)構(gòu)有4種：表面微帶線（surface microstrip）、嵌入式微帶線（embedded microstrip）、帶狀線（stripline）、雙帶線（dual-stripline）。下面只說明表面微帶線結(jié)構(gòu),其它幾種可參考相關(guān)資料。表面微帶線模型結(jié)構(gòu)如圖2所示。 
圖2 表面微帶線模型結(jié)構(gòu)
Z0的計算公式如下： 
對于差分信號,其特性阻抗Zdiff修正公式如下： 
公式中：
——PCB基材的介電常數(shù);
b——PCB傳輸導(dǎo)線線寬;
d1——PCB傳輸導(dǎo)線線厚;
d2——PCB介質(zhì)層厚度;
D——差分線對線邊沿之間的線距。 從公式中可以看出,特性阻抗主要由、b、d1、d2決定。通過控制以上4個參數(shù),可以得到相應(yīng)的特性阻抗。 2 信號完整性（SI） SI是指信號在電路中以正確的時序和電壓作出響應(yīng)的能力。如果電路中的信號能夠以要求的時序、持續(xù)時間和電壓幅度到達(dá)IC,則該電路具有較好的信號完整性。反之,當(dāng)信號不能正常響應(yīng)時,就出現(xiàn)了信號完整性問題。從廣義上講,信號完整性問題主要表現(xiàn)為5個方面：延遲、反射、串?dāng)_、同步切換噪聲和電磁兼容性。 延遲是指信號在PCB板的導(dǎo)線上以有限的速度傳輸,信號從發(fā)送端發(fā)出到達(dá)接收端,其間存在一個傳輸延遲。信號的延遲會對系統(tǒng)的時序產(chǎn)生影響。在高速數(shù)字系統(tǒng)中,傳輸延遲主要取決于導(dǎo)線的長度和導(dǎo)線周圍介質(zhì)的介電常數(shù)。 當(dāng)PCB板上導(dǎo)線(高速數(shù)字系統(tǒng)中稱為傳輸線)的特征阻抗與負(fù)載阻抗不匹配時,信號到達(dá)接收端后有一部分能量將沿著傳輸線反射回去,使信號波形發(fā)生畸變,甚至出現(xiàn)信號的過沖和下沖。如果信號在傳輸線上來回反射,就會產(chǎn)生振鈴和環(huán)繞振蕩。 由于PCB板上的任何兩個器件或?qū)Ь�之間都存在互容和互感,因此,當(dāng)一個器件或一根導(dǎo)線上的信號發(fā)生變化時,其變化會通過互容和互感影響其它器件或?qū)Ь�,即串?dāng)_。串?dāng)_的強(qiáng)度取決于器件及導(dǎo)線的幾何尺寸和相互距離。 信號質(zhì)量表現(xiàn)為幾個方面。對于大家熟知的頻率、周期、占空比、過沖、振鈴、上升時間、下降時間等,在此就不作詳細(xì)介紹了。下面主要介紹幾個重要概念。 �、� 高電平時間（high time）,指在一個正脈沖中高于Vih_min部分的時間。 �、� 低電平時間（low time）,指在一個負(fù)脈沖中低于Vil_max部分的時間,如圖3所示。 
圖3 高電平和低電平示意圖
�、� 建立時間（setup time）,指一個輸入信號（input signal）在參考信號（reference signal）到達(dá)指定的轉(zhuǎn)換前必須保持穩(wěn)定的最短時間。 �、� 保持時間（hold time）,是數(shù)據(jù)在參考引腳經(jīng)過指定的轉(zhuǎn)換后,必須穩(wěn)定的最短時間,如圖4所示。 
圖4 建立時間和保持時間示意圖
�、� 建立時間裕量（setup argin）,指所設(shè)計系統(tǒng)的建立時間與接收端芯片所要求的最小建立時間的差值。 ⑥ 保持時間裕量（hold argin）,指所設(shè)計系統(tǒng)的保持時間與接收端芯片所要求的最小保持時間之間的差值。 �、� 時鐘偏移（clock skew）,指不同的接收設(shè)備接收到同一時鐘驅(qū)動輸出之間的時間差。 �、� Tco（time clock to output,時鐘延遲）,是一個定義包括一切設(shè)備延遲的參數(shù),即Tco=內(nèi)部邏輯延遲 （internal logic delay） + 緩沖器延遲（buffer delay）。 �、� 最大經(jīng)歷時間（Tflightmax）,即final switch delay,指在上升沿,到達(dá)高閾值電壓的時間,并保持高電平之上,減去驅(qū)動所需的緩沖延遲。 �、� 最小經(jīng)歷時間（Tflightmin）,即first settle delay,指在上升沿,到達(dá)低閾值電壓的時間,減去驅(qū)動所需的緩沖延遲。 時鐘抖動（clock jitter）,是由每個時鐘周期之間不穩(wěn)定性抖動而引起的。一般由于PLL在時鐘驅(qū)動時的不穩(wěn)定性引起,同時,時鐘抖動引起了有效時鐘周期的減小。 串?dāng)_（crosstalk）。鄰近的兩根信號線,當(dāng)其中的一根信號線上的電流變化時（稱為aggressor,攻擊者）,由于感應(yīng)電流的影響,另外一根信號線上的電流也將引起變化（稱為victim,受害者）。 SI是個系統(tǒng)問題,必須用系統(tǒng)觀點來看。以下是將問題的分解。 ◆ 傳輸線效應(yīng)分析：阻抗、損耗、回流…… |
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