| 表 ＭＯＳＦＥＴＤＩ功率損失 |
| 250kHz | 1MHz | 3MHz | ||
| 高端 | 導(dǎo)能損失 | 23% | 12% | 5% |
| 開關(guān)損失 | 15% | 32% | 43% | |
| 柵極驅(qū)動(dòng) | 1% | 2% | 2% | |
| Qoss損失 | 0% | 1% | 1% | |
| 低端 | 導(dǎo)能損失 | 49% | 26% | 12% |
| 柵極驅(qū)動(dòng) | 3% | 6% | 8% | |
| Qossloss | 1% | 1% | 2% | |
| 逆回復(fù) | 6% | 12% | 7% | |
| 非重疊損失 | 4% | 8% | 10S% |
當(dāng)你把轉(zhuǎn)換器的開關(guān)頻率從250kHz增加到3MHz時(shí),開關(guān)損失從15%增加到43%,達(dá)到最大。
安森美半導(dǎo)體已經(jīng)推出了新一代的MOSFET,能夠在很高的頻率下工作。與主要優(yōu)化導(dǎo)通損失的傳統(tǒng)溝道技術(shù)相反,安森美半導(dǎo)體使用最新的平面技術(shù)（HD3E RP）,把導(dǎo)通損失和開關(guān)損失都降至最低。
目前,業(yè)內(nèi)把Rdson和柵極電荷的乘積（Qg）作為性能評(píng)估的優(yōu)良指數(shù)。
在過去的三年中,MOSFET技術(shù)取得了顯著發(fā)展,從而滿足了處理器的未來需要（速度和功率密度）。
在兩年中,優(yōu)良指數(shù)改進(jìn)了84%,從112下降到18mΩ*nC。這是通過不斷改進(jìn)平面技術(shù)實(shí)現(xiàn)的。與溝道技術(shù)相反,平面的柵極輸入電容大大降低,使它成為高開關(guān)速度轉(zhuǎn)換器的所選技術(shù)。
除了硅的改進(jìn)以外,3MHz對(duì)于封裝和總體系統(tǒng)架構(gòu)也將構(gòu)成巨大的挑戰(zhàn)。引線粘結(jié)將被夾子技術(shù)取代,以減少寄生電容并提高電流散布。同理,無引線封裝將代替標(biāo)準(zhǔn)的引線封裝,如傳統(tǒng)的DPAK或S0IC-8。
結(jié)論
下一代處理器將要求采用新的DC/DC轉(zhuǎn)換器技術(shù)。
安森美半導(dǎo)體的集成封裝解決方案和最先進(jìn)的MOSFET技術(shù)處于領(lǐng)先的地位,可以提供整個(gè)系統(tǒng)的解決方案。
