5g無(wú)線接收器需要中等的分辨率和速度，將sar adc與容性dac耦合，是實(shí)現(xiàn)其高能效轉(zhuǎn)換的常用方法。結(jié)合流水線、交錯(cuò)和數(shù)字校準(zhǔn)等技術(shù)，混合adc方案已經(jīng)證明可以達(dá)到12位enob（有效位數(shù)）的精度，以及數(shù)百mhz的速度。憑借這些特性，這類(lèi)adc可以滿足5g應(yīng)用所需的高吞吐量要求。

5g無(wú)線接收器需要中等的分辨率和速度，將sar adc與容性dac耦合，是實(shí)現(xiàn)其高能效轉(zhuǎn)換的常用方法。結(jié)合流水線、交錯(cuò)和數(shù)字校準(zhǔn)等技術(shù)，混合adc方案已經(jīng)證明可以達(dá)到12位enob（有效位數(shù)）的精度，以及數(shù)百mhz的速度。憑借這些特性，這類(lèi)adc可以滿足5g應(yīng)用所需的高吞吐量要求。

adc本身非常節(jié)能，它對(duì)周?chē)碾娐芬灿袊?yán)格的限制，特別是在參考電壓方面。實(shí)際上，dac跟信號(hào)相關(guān)的供電就來(lái)自參考電壓，這是實(shí)現(xiàn)容性dac的所有逐次逼近寄存器（sar）型adc所共有的特性。如果不采取措施穩(wěn)定此參考電壓，就會(huì)產(chǎn)生與信號(hào)相關(guān)的參考電壓調(diào)制，在adc輸出端出現(xiàn)諧波失真。

傳統(tǒng)的解決方案包括增加更多的片上去耦電容或高速參考緩沖器，但這樣的代價(jià)是面積和/或功耗增加。

由參考電壓提供的與信號(hào)相關(guān)的充電完全是由特定dac拓?fù)浯_定的。因此，它是可預(yù)測(cè)的，并且參考電壓也可以通過(guò)相互抵消的辦法穩(wěn)定下來(lái)，即用另一個(gè)跟信號(hào)相關(guān)的充電來(lái)抵消這個(gè)信號(hào)相關(guān)的充電，以此消除參考電壓上的紋波。imec通過(guò)在交錯(cuò)流水線的sar adc中使用輔助dac，成功實(shí)現(xiàn)了這種參考電壓穩(wěn)定技術(shù)。

圖1：穩(wěn)定容性參考電壓的基本原理。

圖1顯示了這種穩(wěn)定技術(shù)的基本概念。當(dāng)輸入信號(hào)被采樣到主dac時(shí)，參考電壓也被采樣到參考電容cref上，同時(shí)輔助dac caux被放電（步驟1）。當(dāng)主dac根據(jù)代碼b1切換以產(chǎn)生殘留時(shí)，輔助dac的單元（數(shù)量由代碼決定）也連接到參考節(jié)點(diǎn)（步驟2）。通過(guò)為每個(gè)代碼b1選擇適當(dāng)大小的caux，可以使主dac和輔助dac的充電量保持恒定。參考電壓會(huì)下降，但跟信號(hào)無(wú)關(guān)了。

最后，主dac重置到其初始狀態(tài)，這一操作也會(huì)從參考電壓中汲取跟信號(hào)相關(guān)的充電。通過(guò)對(duì)第二個(gè)輔助dac creset使用相同的穩(wěn)壓技術(shù)，第二個(gè)參考?jí)航狄沧兊门c信號(hào)無(wú)關(guān)了（步驟3）。參考緩沖器現(xiàn)在只需要以恒定的電荷量為cref再充電，就極大地緩解了其帶寬需求。

圖2是兩個(gè)交錯(cuò)、流水線sar adc的示意圖，它們實(shí)現(xiàn)了上面所討論的穩(wěn)定技術(shù)。在這種架構(gòu)中，最關(guān)鍵的是第一階段產(chǎn)生的最后殘留。因此，只有當(dāng)殘留是由主dac產(chǎn)生時(shí)，才能應(yīng)用這樣的穩(wěn)定技術(shù)。該dac使用2個(gè)子dac來(lái)保證正、負(fù)輸入范圍，這不但減少了開(kāi)關(guān)能量，也導(dǎo)致代碼b1非線性映射到輔助dac caux的右側(cè)設(shè)置，這是消除信號(hào)對(duì)主dac充電的影響所必需的。

6位代碼b1由一個(gè)低精度的小sar量化器確定，它僅需要6位線性度，因此不會(huì)對(duì)其參考電壓有嚴(yán)格的要求。查找表（lut）將代碼b1映射到輔助dac的右側(cè)設(shè)置。然后，主dac切換，將輔助dac caux連接到參考節(jié)點(diǎn)。在殘留放大后，主dac復(fù)位，輔助dac creset連接到參考節(jié)點(diǎn)，如上所述。通過(guò)第二階段進(jìn)一步量化放大殘留，以達(dá)到14位的整體量化級(jí)別。

圖2：兩個(gè)交錯(cuò)、流水線sar adc的示意圖。

lut與低精度sar量化器同時(shí)尋址，以大大縮短關(guān)鍵時(shí)序路徑。為了填充lut，一個(gè)內(nèi)置偏移比較器將最終參考電壓與標(biāo)稱值vref0進(jìn)行比較，并根據(jù)代碼b1用校準(zhǔn)引擎來(lái)調(diào)整caux設(shè)置。creset的設(shè)置可以很好地通過(guò)分段線性解碼器來(lái)近似。

圖3：芯片顯微照片。

測(cè)試芯片采用16nm finfet工藝制造。其核心區(qū)域面積為350×325μm2，其中16％用于參考穩(wěn)定方案，包括50pf的cref。用容性穩(wěn)定技術(shù)實(shí)現(xiàn)的諧波失真降低可以測(cè)量出來(lái)，如圖4所示。在高速運(yùn)行時(shí)，caux和creset都能顯著改善sfdr（無(wú)雜散動(dòng)態(tài)范圍），將雜散抑制在80 dbfs以下。在303 ms/s時(shí)，低頻和奈奎斯特輸入的sndr（信噪加失真比）分別為64.0db和69.3db。其功耗僅3.6 mw，如圖5所示。

圖4：輔助dac可以降低雜散。

圖5：不同先進(jìn)架構(gòu)的adc比較。

這些結(jié)果表明，sar adc中的dac切換會(huì)引起跟信號(hào)相關(guān)的參考電壓下降，通過(guò)使用輔助dac可以消除它，從而實(shí)現(xiàn)參考電壓的穩(wěn)定。若dac復(fù)位時(shí)也應(yīng)用這一穩(wěn)定技術(shù)，參考節(jié)點(diǎn)的負(fù)載可以與信號(hào)無(wú)關(guān)，這就大大降低了對(duì)參考緩沖器和/或片上去耦電容的要求。

本文為《電子技術(shù)設(shè)計(jì)》2019年1月刊雜志文章。

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