隨著FPGA(Field Programmable Gate Array)容量、功能以及可靠性的提高,其在現(xiàn)代數(shù)字通信系統(tǒng)中的應(yīng)用日漸廣泛。采用FPGA設(shè)計(jì)數(shù)字電路已經(jīng)成為數(shù)字電路系統(tǒng)領(lǐng)域的主要設(shè)計(jì)方式之一[１]。在信號的處理和整個(gè)系統(tǒng)的控制中,FPGA不但能大大縮減電路的體積,提高電路的穩(wěn)定性,而且其先進(jìn)的開發(fā)工具使整個(gè)系統(tǒng)的設(shè)計(jì)調(diào)試周期大大縮短[２～３]。本文結(jié)合作者的經(jīng)驗(yàn)和體會,指出FPGA設(shè)計(jì)中的一些難點(diǎn)問題,分析問題產(chǎn)生的原因并給出解決方案,有利于FPGA設(shè)計(jì)者少走彎路,在較短的時(shí)間內(nèi)掌握FPGA設(shè)計(jì)技術(shù)。
１ FPGA設(shè)計(jì)流程 FPGA設(shè)計(jì)大都采用自頂向下的設(shè)計(jì)流程,大體上分為設(shè)計(jì)說明書、設(shè)計(jì)輸入、綜合、功能仿真(前仿真)、邏輯實(shí)現(xiàn)、時(shí)序仿真(后仿真)、配置下載等七個(gè)步驟,設(shè)計(jì)流程如圖１所示。 ２ FPGA設(shè)計(jì)的核心問題
２．１ 時(shí)鐘設(shè)計(jì)
在任何數(shù)字電路設(shè)計(jì)中,可靠的時(shí)鐘是非常關(guān)鍵的。時(shí)鐘一般可分為全局時(shí)鐘、門控時(shí)鐘和多級邏輯時(shí)鐘等幾種類型。
２．１．１ 全局時(shí)鐘
全局時(shí)鐘或同步時(shí)鐘是最簡單、可靠的時(shí)鐘。在FPGA設(shè)計(jì)中時(shí)鐘的最好解決方案是：由專用的全局時(shí)鐘輸入引腳驅(qū)動的單個(gè)主時(shí)鐘去鐘控設(shè)計(jì)中的每一個(gè)時(shí)序器件,只要有可能就應(yīng)盡量在設(shè)計(jì)項(xiàng)目中采用全局時(shí)鐘。FPGA都具有專門的全局時(shí)鐘引腳,它直接連到器件中的每一個(gè)寄存器。在器件中,這種全局時(shí)鐘能提供最短的時(shí)鐘延時(shí)(數(shù)據(jù)輸入到數(shù)據(jù)到達(dá)輸出的時(shí)間)。圖２是全局時(shí)鐘的一個(gè)實(shí)例。
２．１．２ 門控時(shí)鐘
在許多應(yīng)用中,都采用外部的全局時(shí)鐘是不實(shí)際的,通常要用陣列時(shí)鐘構(gòu)成門控時(shí)鐘。門控時(shí)鐘常常同微處理器接口有關(guān),每當(dāng)用組合函數(shù)鐘控觸發(fā)器時(shí),通常都存在著門控時(shí)鐘。如果符合下述條件,門控時(shí)鐘可以象全局時(shí)鐘一樣可靠地工作：(１)驅(qū)動時(shí)鐘的邏輯必須只包含一個(gè)"與"門或"或"門;(２)邏輯門的一個(gè)輸入是實(shí)際的時(shí)鐘,而該邏輯門的所有其它輸入必須是地址或控制線,它們約束時(shí)鐘的建立和保持時(shí)間。當(dāng)然也可以將門控時(shí)鐘轉(zhuǎn)換成全局時(shí)鐘以改善設(shè)計(jì)項(xiàng)目的可靠性。
２．１．３ 多時(shí)鐘系統(tǒng)
許多應(yīng)用要求在同一個(gè)FPGA內(nèi)采用多個(gè)時(shí)鐘,比如兩個(gè)異步微處理器之間的接口或微處理器和異步通信通道的接口。由于兩個(gè)時(shí)鐘信號之間要求一定的建立和保持時(shí)間,所以引進(jìn)了附加的定時(shí)約束條件,將某些異步信號同步化。在許多系統(tǒng)中只將異步信號同步化是不夠的,當(dāng)系統(tǒng)中有兩個(gè)或兩個(gè)以上非同源時(shí)鐘的時(shí)候,數(shù)據(jù)的建立和保持時(shí)間很難得到保證,最好的解決辦法是將所有非同源時(shí)鐘同步化。使用FPGA內(nèi)部的鎖相環(huán)(PLL)模塊是一個(gè)很好的方法。如果不用PLL,當(dāng)兩個(gè)時(shí)鐘的頻率比是整數(shù)時(shí),同步的方法比較簡單;當(dāng)兩個(gè)時(shí)鐘的頻率比不為整數(shù)時(shí),處理方法要復(fù)雜得多。這時(shí)需要使用帶使能端的Ｄ觸發(fā)器,并引入一個(gè)高頻時(shí)鐘來實(shí)現(xiàn)。
２．１．４ 時(shí)鐘歪斜
時(shí)鐘歪斜是FPGA設(shè)計(jì)中最嚴(yán)重的問題之一。電路中控制各元件同步運(yùn)行的時(shí)鐘源到各元件的距離相差很大,時(shí)鐘歪斜就是在系統(tǒng)內(nèi)不同元件處檢測到有效的時(shí)鐘跳變沿所需的時(shí)間差異。為了保證各個(gè)元件的建立保持時(shí)間,歪斜必須足夠小。若歪斜的程度大于從一邊緣敏感存儲器的輸出到下一級輸入的延遲時(shí)間,就能使移位寄存器的數(shù)據(jù)丟失,使同步計(jì)數(shù)器輸出發(fā)生錯誤,故必須設(shè)法消除時(shí)鐘歪斜。減少時(shí)鐘歪斜的方法有以下幾種：(１)采用適當(dāng)?shù)臅r(shí)鐘緩沖器,或者在邊緣敏感器件的輸出與其饋給的任何邊緣敏感器件輸入端之間加入一定的延遲以減小歪斜。(２)嚴(yán)重的時(shí)鐘歪斜往往是由于在FPGA內(nèi)的時(shí)鐘及其它全局控制線(如復(fù)位線)使負(fù)載過重造成的,在信號線上接一串線形緩沖器,使驅(qū)動強(qiáng)度逐步增大,可以消除時(shí)鐘歪斜。(３)在受時(shí)鐘控制的部件之后分別接入緩沖器,并在兩個(gè)緩沖器輸出端之間接一平衡網(wǎng)絡(luò)。(４)采用FPGA內(nèi)的ＰＬＬ模塊可以對輸入時(shí)鐘進(jìn)行很好的分頻和倍頻,從而使時(shí)鐘歪斜減到最低程度。
２．２ 毛刺信號及其消除
在組合邏輯電路中,信號要經(jīng)過一系列的門電路和信號變換。由于延遲的作用使得當(dāng)輸入信號發(fā)生變化時(shí),其輸出信號不能同步地跟隨輸入信號變化,而是經(jīng)過一段過渡時(shí)間后才能達(dá)到原先所期望的狀態(tài)。這時(shí)會產(chǎn)生小的寄生毛刺信號,使電路產(chǎn)生瞬間的錯誤輸出,造成邏輯功能的瞬時(shí)紊亂。在FPGA內(nèi)部沒有分布電感和電容,無法預(yù)見的毛刺信號可通過設(shè)計(jì)電路傳播,從而使電路出現(xiàn)錯誤的邏輯輸出。
任何組合電路、反饋電路和計(jì)數(shù)器都可能是潛在的毛刺信號發(fā)生器。毛刺并不是對所有輸入都有危害,如觸發(fā)器的Ｄ輸入端,只要毛刺不出現(xiàn)在時(shí)鐘的上升沿并滿足數(shù)據(jù)的建立保持時(shí)間,就不會對系統(tǒng)造成危害。而當(dāng)毛刺信號成為系統(tǒng)的啟動信號、控制信號、握手信號,觸發(fā)器的清零信號(ＣＬＥＡＲ)、預(yù)置信號(ＰＲＥＳＥＴ)、時(shí)鐘輸入信號(ＣＬＫ)或鎖存器的輸入信號就會產(chǎn)生邏輯錯誤。任何一點(diǎn)毛刺都可能使系統(tǒng)出錯,因此消除毛刺信號是FPGA設(shè)計(jì)中的一個(gè)重要問題。毛刺問題在電路連線上是找不出原因的,只能從邏輯設(shè)計(jì)上采取措施加以解決。消除毛刺的一般方法有以下幾種：
(１)利用冗余項(xiàng)消除毛刺
函數(shù)式和真值表所描述的是靜態(tài)邏輯,而競爭則是從一種穩(wěn)態(tài)到另一種穩(wěn)態(tài)的過程。因此競爭是動態(tài)過程,它發(fā)生在輸入變量變化時(shí)。此時(shí),修改卡諾圖,增加多余項(xiàng),在卡諾圖的兩圓相切處增加一個(gè)圓,可以消除邏輯冒險(xiǎn)。但該法對于計(jì)數(shù)器型產(chǎn)生的毛刺是無法消除的。
(２)取樣法
由于冒險(xiǎn)出現(xiàn)在變量發(fā)生變化的時(shí)刻,如果待信號穩(wěn)定之后加入取樣脈沖,那么就只有在取樣脈沖作用期間輸出的信號才能有效。這樣可以避免產(chǎn)生的毛刺影響輸出波形。
(３)吸收法
增加輸出濾波,在輸出端接上小電容Ｃ可以濾除毛刺,如圖３所示。但輸出波形的前后沿將變壞,在對波形要求較嚴(yán)格時(shí),應(yīng)再加整形電路,該方法不宜在中間級使用。
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