| 高速PCB設(shè)計中的問題 美國一家著名的影象探測系統(tǒng)制造商的電路板設(shè)計師們最近碰到一件奇特的事：一個7年前就已經(jīng)成功設(shè)計、制造并且上市的產(chǎn)品,一直以來都能夠非常穩(wěn)定可靠地工作,而最近從生產(chǎn)線上下線的產(chǎn)品卻出現(xiàn)了問題,產(chǎn)品不能正常運行。 這是一個20MHz的系統(tǒng)設(shè)計,似乎無需考慮高速設(shè)計方面的問題,沒有任何的設(shè)計修改,采用的元器件型號同原始設(shè)計的要求一致。 系統(tǒng)緣何失效？這讓設(shè)計工程師們覺得十分困惑：沒有任何的設(shè)計修改,生產(chǎn)制造基于原始設(shè)計中一致的電子元器件。唯一的區(qū)別是由于今天不斷進(jìn)步的IC制造技術(shù),所以新采購的電子元器件實現(xiàn)了小型化也更加快速。新的器件工藝技術(shù)使得新近生產(chǎn)的每一個芯片都成為高速器件,正是這些高速器件應(yīng)用中的信號完整性問題導(dǎo)致了系統(tǒng)的失效。 隨著IC輸出開關(guān)速度的提高,信號的上升和下降時間迅速縮減,不論信號頻率如何,系統(tǒng)都將成為高速系統(tǒng)并且會出現(xiàn)各種各樣的信號完整性方面的問題。 高速PCB(印制電路板)方面的問題突出體現(xiàn)為以下的類型：1）時序問題總是第一位的,工作頻率的提高和信號上升/下降時間的縮短,首先會使設(shè)計系統(tǒng)的時序余量縮小甚至出現(xiàn)時序方面的問題。2)傳輸線效應(yīng)導(dǎo)致的信號震蕩、過沖和下沖都會對設(shè)計系統(tǒng)的故障容限、噪聲容限以及單調(diào)性造成很大的威脅。3)信號沿時間下降到1ns以后,信號之間的串?dāng)_就成為很重要的一個問題。4)當(dāng)信號沿的時間接近0.5ns時電源系統(tǒng)的穩(wěn)定性問題和電磁干擾(EMI)問題也變得十分關(guān)鍵。 高速PCB設(shè)計策略 目前高速PCB的設(shè)計在通信、計算機(jī)、圖形圖像處理等領(lǐng)域應(yīng)用廣泛。而在這些領(lǐng)域工程師們用的高速PCB設(shè)計策略也不一樣。 在電信領(lǐng)域,設(shè)計非常復(fù)雜,在數(shù)據(jù)、語音和圖像的傳輸應(yīng)用中傳輸速度已經(jīng)遠(yuǎn)遠(yuǎn)高于500Mbps,在通信領(lǐng)域人們追求的是更快地推出更高性能的產(chǎn)品,而成本并不是第一位的。他們會使用更多的板層、足夠的電源層和地層、在任何可能出現(xiàn)高速問題的信號線上都會使用分立元器件來實現(xiàn)匹配。他們有SI(信號完整性)和EMC(電磁兼容)專家來進(jìn)行布線前的仿真和分析,每一個設(shè)計工程師都遵循企業(yè)內(nèi)部嚴(yán)格的設(shè)計規(guī)定。所以通信領(lǐng)域的設(shè)計工程師通常采用這種過度設(shè)計的高速PCB設(shè)計策略。 家用計算機(jī)領(lǐng)域的主板設(shè)計是另一個極端,成本和實效性高于一切,設(shè)計師們總是采用最快、最好、最高性能的CPU芯片、存儲器技術(shù)和圖形處理模塊來組成日益復(fù)雜的計算機(jī)。而家用計算機(jī)主板通常都是4層板,一些高速PCB設(shè)計技術(shù)很難應(yīng)用到這一領(lǐng)域,所以家用計算機(jī)領(lǐng)域的工程師通常都采用過度研究的方法來設(shè)計高速PCB板,他們要充分研究設(shè)計的具體情況解決那些真正存在的高速電路問題。 而通常的高速PCB設(shè)計情況可能又不一樣。高速PCB中關(guān)鍵元器件(CPU、DSP、FPGA、行業(yè)專用芯片等)廠商會提供有關(guān)芯片的設(shè)計資料,這些設(shè)計資料通常以參考設(shè)計和設(shè)計指南的方式給出。然而這里存在兩個問題：首先器件廠商對于信號完整性的了解和應(yīng)用也存在一個過程,而系統(tǒng)設(shè)計工程師總是希望在第一時間使用最新型的高性能芯片,這樣器件廠商給出的設(shè)計指南可能并不成熟。所以有的器件廠商不同時期會給出多個版本的設(shè)計指南。其次,器件廠商給出的設(shè)計約束條件通常都是非�？量痰�,對設(shè)計工程師來說要滿足所有的設(shè)計規(guī)則可能非常困難。而在缺乏仿真分析工具和對這些約束規(guī)則的背景不了解的情況下,滿足所有的約束條件就是唯一的高速PCB設(shè)計手段,這樣的設(shè)計策略通常稱之為過度約束。 有文章提到,一個背板設(shè)計采用表面貼裝的電阻來實現(xiàn)終端匹配。電路板上使用了200多個這樣的匹配電阻。試想如果要設(shè)計10個原型樣板通過改變這200個電阻確保最佳的終端匹配效果,這將是巨大的工作量。而在此設(shè)計中沒有任何一個電阻值的改變得益于SI軟件的分析結(jié)果,這的確令人吃驚。 所以需要在原有的設(shè)計流程中加入高速PCB的設(shè)計仿真和分析,使之成為完整的產(chǎn)品設(shè)計和開發(fā)中一個不可或缺的部分。 高速PCB設(shè)計方法 高速PCB的設(shè)計要求全員參與,設(shè)計仿真和分析要貫穿產(chǎn)品的設(shè)計過程：系統(tǒng)設(shè)計工程師在考慮系統(tǒng)的體系結(jié)構(gòu)、模塊劃分時要充分考慮信號的噪聲容限、時序余量、EMC以及電源等諸多高速PCB和系統(tǒng)方面的問題;電路設(shè)計工程師可以考察和優(yōu)化元器件選擇、拓?fù)浣Y(jié)構(gòu)、匹配方案、匹配元器件的值,并最終開發(fā)出確保信號完整性的PCB布局布線規(guī)則;FPGA和ASIC設(shè)計工程師也必須將芯片同高速系統(tǒng)進(jìn)行統(tǒng)一的考慮,它們不再獨立工作;PCB工程師依據(jù)設(shè)計規(guī)則完成PCB的布局和布線;SI工程師主要負(fù)責(zé)板級和系統(tǒng)級的分析和驗證,以及單板的EMC分析和地彈分析。甚至元器件采購部門也應(yīng)將元器件模型的獲取提到議事日程上來。 目前有許多EDA工具支持高速PCB的設(shè)計和分析。 首先是布局布線后的分析和驗證,這是一個必不可少的過程,應(yīng)該選擇高性能的“Sign-Off”仿真工具確保PCB的質(zhì)量。 其次是高速PCB的設(shè)計和前期的規(guī)劃探測工具,設(shè)計工程師應(yīng)該主要集中在這一階段,借助這些工具來分析可行的高速解決方案并且以設(shè)計約束的方式傳遞給PCB設(shè)計工程師。未來的高速硬件設(shè)計中邏輯功能設(shè)計方面的開銷要越來越小,而開發(fā)設(shè)計規(guī)則等高速設(shè)計方面的開銷將達(dá)到80%甚至更高。 EMC的設(shè)計目前主要采用設(shè)計規(guī)則檢查的方式,很重要的一點就是企業(yè)必須逐步建立和日益完善適合企業(yè)特定領(lǐng)域產(chǎn)品的設(shè)計規(guī)范,形成一整套的EMC設(shè)計規(guī)則集,這些在國外的大公司非常普及,如三星和SONY。這些規(guī)則由人或者由EDA軟件來檢查核對。 選擇合適的傳輸線 描述和分析方法 元器件和傳輸線的建模以及傳輸線分析方法成為高速設(shè)計和分析工具最關(guān)鍵的因素。 元器件模型通常包括IBIS模型和SPICE模型,IBIS模型容易得到但是可能存在精確性甚至正確性方面的問題,而SPICE模型非常精確但是不容易得到。所以要區(qū)別對待,通常高速接插件和自己設(shè)計的ASIC芯片SPICE模型可能更有效,而器件廠商處通常僅提供IBIS模型,應(yīng)有專門的SI工程師對獲得的模型進(jìn)行驗證和確認(rèn),方可在企業(yè)內(nèi)部發(fā)布和使用。 關(guān)于傳輸線的分析,通常主要考慮信號沿傳輸線傳播時反射波信號對它的影響,一般有兩種方法：一種是使用傳統(tǒng)的電壓/電流比（U/I）模式來描述,另一種是用前向波/反向波（Forward/Reverse）模式來描述。無論采用哪一種方式,都能得到同樣的結(jié)論。但是,用何種表達(dá)式,將會影響最終結(jié)論的效果。 (a)電壓/電流比(U/I)模式表示的是沿傳輸線流過的電流,以及在各點上電壓的情況。 |
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