本文使用ALTERA公司的FPGA器件進(jìn)行設(shè)計［4］。設(shè)計輸入采用AHDL（Altera硬件描述語言）來完成。在數(shù)字電路設(shè)計領(lǐng)域，利用FPGA器件非常強(qiáng)大的功能和非常靈活的設(shè)計方法，幾乎沒有他不能實現(xiàn)的設(shè)計。
本文來源于一個實際的雷達(dá)光柵顯示系統(tǒng)的設(shè)計，SDRAM控制電路是其中的重要組成部分。全部的雷達(dá)信號光柵掃描顯示邏輯電路由1片EPF10K50E實現(xiàn)［5］。
根據(jù)雷達(dá)光柵顯示系統(tǒng)的需要，閱讀了大量SDRAM芯片的資料之后，充分利用了SDRAM存儲器的工作特點(diǎn)，在需要時進(jìn)行轉(zhuǎn)換，完成了雷達(dá)信號實時顯示中大批量數(shù)據(jù)的高速傳輸問題。
隨著大容量存儲器的廣泛應(yīng)用，SDRAM的控制器在許多領(lǐng)域的控制芯片中已經(jīng)內(nèi)部集成了。但是，當(dāng)用FPGA設(shè)計一個應(yīng)用且需要大容量、高速度的SDRAM存儲器時，自己設(shè)計一個SDRAM的控制器是一個最佳的選擇。
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參考文獻(xiàn)
［1］ HYUNDAI．SDRAM Timing Diagram．1998．［2］ HITACHI．HM5264165F／HM5264805F／HM5264405F-75/A60/B60,1999.
［3］ HYUNDAI．SDRAM device operation datasheet，1997．
［4］ 宋萬杰，羅豐，等．CPLD技術(shù)及其應(yīng)用［M］．西安：西安電子科技大學(xué)出版社，1999．
［5］ Altera．FLEX10KEembedded programmablelogic family data sheet，1998．
