頻率控制字ΔФ、系統(tǒng)時鐘Fclk、相位累加器位數(shù)N、輸出頻率Fout滿足如下關(guān)系：
由于DDS的采樣特性以及DAC的非線性，DDS系統(tǒng)的輸出中含有假信號干擾和雜散，這也是DDS應(yīng)用的一個缺點(diǎn)，但是只要合理地選擇DDS原理中的幾個參數(shù)，可以減小假信號干擾和雜散，使其分布合理，便于通過濾波器濾出干擾信號。因?yàn)锳D9852的N＝48、Fout＝70 MHz固定不變，而ΔФ與系統(tǒng)時鐘Fclk相關(guān)，因此實(shí)際就是對系統(tǒng)時鐘Fclk的合理選擇，下面就重點(diǎn)討論Fclk的選擇原則。
1）混疊干擾
由于DDS是一個采樣系統(tǒng)，因此滿足奈奎斯特采樣定理Fout≤0．5Fclk，且在nFclk±Fout（n為整數(shù)）處有干擾頻率存在，干擾頻率離中心頻率越遠(yuǎn)，干擾頻率的幅度就越小，便于濾波器濾除。在實(shí)際應(yīng)用中輸出頻率一般不應(yīng)超過時鐘頻率的40％，因此本方案選用280 MHz的參考時鐘來產(chǎn)生70 MHz的載波信號，奈奎斯特帶寬為0～140 MHz。
混疊頻率分量為：210 MHz，350 MHz，490 MHz，630 MHz…
在奈奎斯特帶寬以內(nèi)沒有混疊信號存在，離有用信號70 MHz也較遠(yuǎn)，通過一個低通濾波器可以濾出奈奎斯特帶寬以外的混疊信號。
2）輸出雜散
影響DDS輸出雜散主要有2個因素：累加器的進(jìn)位誤差和相位截斷誤差。
相位累加器進(jìn)位誤差是由于累加器溢出時存在剩余量，累加器溢出時不能回到初始狀態(tài)，當(dāng)ΔФ＝2L（L＝0，1…N－1）時，沒有進(jìn)位誤差。由于相位累加器只有一部分送入查找表，因此可能存在相位截斷誤差，當(dāng)
�。℅CD（X，Y）表示X與Y的最大公約數(shù)）時，沒有相位截斷誤差，否則會在輸出信號中產(chǎn)生雜散。
基于上述原因，當(dāng)參考時鐘為280 MHz、輸出頻率為70 MHz時，AD9852相位累加器位數(shù)N＝48，頻率控制字
查找表位數(shù)L＝17，滿足公式：
同時也滿足公式ΔФ＝2L，因此理論上不存在累加器進(jìn)位和相位截斷誤差。
綜上所述，當(dāng)輸出載波頻率為70 MHz時，選用280 MHz的參考時鐘，能夠達(dá)到很好的效果：混疊干擾較小，沒有進(jìn)位和截斷誤差，輸出頻譜穩(wěn)定。280MHz的參考時鐘通過AD9852的時鐘倍頻鎖相電路對外部參考時鐘倍頻來完成。
2．FPGA電路的實(shí)現(xiàn)
（1）側(cè)音信號的產(chǎn)生
側(cè)音信號用FPGA采用DDS原理來產(chǎn)生，由一個頻率控制字、相位累加器、查找表等組成，為避免側(cè)音信號相位的抖動，在設(shè)計時需要認(rèn)真對參考時鐘，相位增量（頻率控制字），以及累加器和ROM的位數(shù)進(jìn)行選取，選用沒有進(jìn)位和截斷誤差的參數(shù)，并盡可能增大Fclk／Fout的值。在用FPGA實(shí)現(xiàn)時，還需考慮實(shí)現(xiàn)的難易以及占用資源的大小等方面綜合考慮，使設(shè)計盡量簡單。如果在某些頻點(diǎn)上不易滿足上述要求，會引起輸出相位的抖動。在本方案中側(cè)音信號相位累加器N＝32，參考頻率Fclk＝20 MHz，頻率控制字由相應(yīng)的側(cè)音頻率決定。
�。�2）調(diào)制度的控制
調(diào)制度控制采用乘法器與寄存器來實(shí)現(xiàn)，寄存器存放調(diào)制度控制數(shù)據(jù)，根據(jù)調(diào)制度需要控制的精度、范圍和整個系統(tǒng)工作速率綜合考慮乘法器和寄存器的位數(shù)，在本方案中調(diào)制度控制精度為0．01rad，范圍為0～1．5 rad，因此采用了一個8 bit的寄存器，共有256個控制點(diǎn)，完全滿足控制需求。實(shí)現(xiàn)時把調(diào)制信號與寄存器的值直接相乘，進(jìn)行校正后把數(shù)據(jù)送給AD9852調(diào)相。如果有多路側(cè)音信號存在，先分別進(jìn)行調(diào)制度控制后再通過數(shù)字加法器相加把數(shù)據(jù)送給AD9852調(diào)相。進(jìn)行調(diào)制度控制（兩路側(cè)音）的原理框圖如圖4所示。
（3）AD9852控制時序
時序設(shè)計在整個設(shè)計過程中起著非常關(guān)鍵的作用，為滿足實(shí)時調(diào)相的要求，這里采用并行接口對AD9852進(jìn)行控制，它的最高速率可達(dá)100 MHz。由于受AD9852接口最高速率的限制，因此側(cè)音信號的采樣速率比載波采樣速率低，此時調(diào)制在載波上的不是一個嚴(yán)格意義上的正弦波，而是一個臺階逼近的正弦波，所以會引入一些諧波分量，但是只要速率相差控制在一定的范圍內(nèi)，諧波分量比較小并可以控制在需要的范圍內(nèi)，產(chǎn)生需要的線性調(diào)相信號。因?yàn)檩d波采樣速率與側(cè)音信號的采樣速率不相等，因此可能會出現(xiàn)相位關(guān)系的不確定性，為了解決這一問題，必須使采樣時鐘相關(guān)，載波數(shù)據(jù)與寫入AD9852的調(diào)制數(shù)據(jù)嚴(yán)格在同一時鐘沿變換，即滿足載波抽樣頻率是AD9852更新時鐘頻率的整數(shù)倍。
四、試驗(yàn)結(jié)果
在試驗(yàn)中，通過本方案實(shí)現(xiàn)了兩路正弦側(cè)音信號在AD9852上直接輸出70 MHz的中頻線性調(diào)相信號，實(shí)測頻譜如圖5所示。實(shí)測結(jié)果表明：已調(diào)信號頻譜、調(diào)制度、交調(diào)均與理論基本一致，實(shí)現(xiàn)了調(diào)制度的精確控制，完全滿足技術(shù)指標(biāo)要求，在實(shí)際應(yīng)用中有一定的參考價值。
由于受器件的限制，載波的抽樣頻率與側(cè)音的抽樣頻率相差較大，因此輸出頻譜含有較多的諧波分量；AD9852內(nèi)部采用了時鐘倍頻器，相噪有所增加，以后還需在這兩個方面進(jìn)行改進(jìn)。
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［2］ AD公司．AD9852器件手冊［S］．1999．
