摘 要：在分析隔離島式FPGA布線結(jié)構(gòu)的基礎上，設計了導通晶體管布線開關和三態(tài)緩沖布線開關。設計了級恢復電路，解決了導通晶體管開關引起的靜態(tài)功耗問題。提出了基于扇入的三態(tài)緩沖開關bufm，避免了一般緩沖開關的扇出問題。最后，我們對各種布線開關的延時特性作了比較，提出了一些合理的建議。<!--摘要CH(結(jié)束)←-->
<!--→關鍵CH(開始)--> 關鍵詞：現(xiàn)場可編程門陣列；布線開關；優(yōu)化設計<!--關鍵CH(結(jié)束)←-->
現(xiàn)場可編程門陣列（FPGA）的用戶可編程性和低開發(fā)成本使它成為實現(xiàn)現(xiàn)代電路和系統(tǒng)的一種重要技術。然而，由于布線開關的面積、電阻和電容都遠大于金屬導線，與掩膜編程門陣列（MPGA）相比，F(xiàn)PGA的邏輯密度和速度都非常低。FPGA的布線資源消耗了大部分芯片面積和電路延時［1］，隨著工藝水平進入深亞微米，總延時中布線延時的比例增加［2］。因此，設計快速、面積有效的布線開關，是提高FPGA的速度和密度的關鍵。
隔離島式FPGA（這種結(jié)構(gòu)已被廣泛運用［3～5］）的布線開關電路如圖1所示，主要包括導通晶體管布線開關和三態(tài)緩沖布線開關。本文我們著手于布
線開關的電路設計，研究各種布線開關延時和面積－延時性能及其存在的問題。針對存在的問題，提出了有效的解決辦法。
1 研究方法及其條件假定
本文我們用HSPICE工具仿真開關電路的延時特性。文中各種布線開關的延時結(jié)果是在TSMC－0．35 um工藝下的HSPICE仿真結(jié)果。所有的延時數(shù)據(jù)均在信號通過（Vdd－Vt）／2＝1．35V下測得，最終延時結(jié)果為上升延時和下降延時的最大值。電路模擬過程中，我們假定所有布線導線在第三層金屬上 按最小尺寸、最小間距進行布線。計算面積－延時積時，我們采用最小晶體管面積模型［6］計算各種布線開關的版圖面積。另外，穿越一個邏輯塊的導線段長度（1Tile長度）假設為300μm（Xlinx XC4000系列也是0．35μm工藝，1Tile長度＝316μm［7］）。
2．1 導通晶體管布線開關尺寸優(yōu)化
FPGA經(jīng)常使用導通晶體管作為布線開關，它們需要的面積非常小，一個導通晶體管形成了一個雙向開關，同時只需要一個SRAM控制位。對于短連接，使用導通晶體管開關非常快。但是，對于長連接，延時平方增加。加大導通晶體管減小了導通電阻，進而使得速度加快；但是如果太大，寄生電容增大，也浪費了面積。
信號通過導通晶體管開關連接的導線時，延時隨串連導線段數(shù)目N的增加而平方增加，即Td＝DdomN2［8］。式中Ddom為延時常數(shù)，定義為信號通過布線開關驅(qū)動1個邏輯塊長度（1Tile長度）導線段的延時。減小延時常數(shù)可以提高基于導通晶體管的布線開關的速度。我們分別研究了不同尺寸導通晶體管驅(qū)動不同長度導線的延時特性。延時常數(shù)隨開關晶體管尺寸變化情況如圖2所示，隨著開關尺寸的增加，延時常數(shù)迅速減小，當開關尺寸增大到一定程度后，延時常數(shù)不再減小，這是因為導通晶體管尺寸很大時，導線電阻超過了晶體管的導通電阻，進一步加大導通晶體管尺寸已經(jīng)沒有意義。圖3是延時常數(shù)與開關面積的乘積隨開關尺寸變化的情況（我們采用最小晶體管面積模型［1］估算布線開關的面積）。可以看出對于4，8或8－16Tile的導線段，16尺寸的導通晶體管開關具有較好的面積－延時積。
2．2 導通晶體管存在的問題及其改進
使用NMOS導通晶體管的一個缺點是當傳送邏輯高時，后續(xù)電路中產(chǎn)生了漏電流。NMOS開關傳送高電平時，其穩(wěn)態(tài)輸出電壓近似為Vg－Vt，這里Vg是柵電壓，Vt是閾值電壓。產(chǎn)生了一個弱“1”，而不是強“1”，使得后續(xù)門中的NMOS管和PMOS管同時部分導通。產(chǎn)生了明顯的漏電流和靜態(tài)功耗。 0．35μm的情況如圖4所示，通過一個NMOS導通晶體管后，3．3 V的輸入降低到2．43 V，在后續(xù)緩沖器中產(chǎn)生了5．56μA的漏電流。當柵壓加大到3．5 V時，輸出電壓從2．43 V升到2．6 V，漏電流降低到0．45μA。但是隨著工藝尺寸進入深亞微米，柵氧化層越來越薄，加大柵壓將出現(xiàn)器件可靠性問題。
圖4（c）所示的級恢復電路［9］可代替大柵壓技術，將弱“1”拉到強“1”。該電路包含一個倒比PMOS上拉管和一個靈敏倒相器，形成了正反饋電路。當存在弱“1”時，靈敏倒相器給上拉管施加一個低信號打開上拉PMOS，從而增強了弱“1”，直至弱“1”被拉為強“1”。然而，當級聯(lián)數(shù)N較大時，級恢復電路妨礙了將電平拉到Vss，使得下降時間變得很大，甚至不能將高電平拉低。
級恢復電路引起的下拉問題，可以通過避免上述情況的發(fā)生而加以解決。例如，讓FPGA布線器在布局布線時限制布線開關的級聯(lián)數(shù)目，或者從布線結(jié)構(gòu)的設計上入手，避免此類情況的發(fā)生。使得在最壞情況下都可以將高電平拉低。
3 三態(tài)緩沖布線開關的設計
3．1 三態(tài)緩沖器尺寸優(yōu)化
當需要長連接時，由于導通晶體管的延時平方增加，因此不適合使用導通晶體管。相反，三態(tài)緩沖布線開關的延時線性增長，適合于在大FPGA中使用。但是，緩沖開關對于短連接要比導通晶體管慢，而且比導通晶體管需要2～4倍更大的面積。
通常緩沖器通過級聯(lián)多個倒相器構(gòu)成，如圖5所示，輸入驅(qū)動第一個倒相器（輸入級），驅(qū)動級產(chǎn)生最后輸出，中間級尺寸按等比例因子增加。在驅(qū)動級后加一個NMOS導通晶體管形成三態(tài)緩沖器。我們研究發(fā)現(xiàn)，對于驅(qū)動級尺寸為B的緩沖器，在輸入級寬長比Wp／Wn＝2，驅(qū)動級寬長比Wp／Wn＝1．5，比例因子為
時，緩沖器延時最小。為確定三態(tài)緩沖布線開關的最好尺寸，我們研究了信號通過三態(tài)緩沖開關并驅(qū)動不同長度導線段的延時特性。圖6給出了延時隨緩沖開關尺寸變化的情況，隨著緩沖器尺寸增大，單位導線段延時迅速下降。當緩沖器尺寸大于4時，繼續(xù)增大緩沖器尺寸，延時下降變緩。這是由于隨著緩沖器尺寸的增大，緩沖器本身的寄生電容隨之增大，緩沖器內(nèi)部延時增加，部分抵消了總延時的下降。圖7給出了緩沖器面積與單位長度延時積隨緩沖器尺寸變化情況。從圖中可以看出，6－8倍最小尺寸的緩沖器具 有最好的面積－延時性能。
