假設(shè)SJA1000的片選地址為0X8xxx和0x9xxx，各引腳定義與圖中對應(yīng)，則GAL中的邏輯關(guān)系如下：
/ADDR_G=DSP_RD*DSP_WR*RD*WR
/DATA_G=/DSP_DS*DSP_A15*/DSP_A14*/DSP_A13*ADDR_G
/WR=/DSP_WR*/ALE
/RD=/DSP_RD*/ALE
ALE=/DSP_DS*DSP_A15*/DSP_A14*/DSP_A13
*DSP_RD*DSP_WR
/CS1=/DSP_DS*DSP_A15*/DSP_A14*/DSP_A13
*/DSP_A12*ADDR_G
/CS2=/DSP_DS*DSP_A15*/DSP_A14*/DSP_A13*DSP_A12*ADDR_G
對其中一片進行讀寫操作，則時序關(guān)系如圖4所示。
其中，twr、tww分別為DSP讀、寫時的ALE信號寬度，它們都接近1/2個CLKOUT的周期。T為ALE的下降沿到RD、WR有效的時間，它由GAL翻轉(zhuǎn)的延時產(chǎn)生，為10ns以上（注：本圖中DSP的時序來自TMS320C24xxA系列，不同系列的DSP產(chǎn)品之間時序可能有細微的差別）。
對于主頻高于50MHz的DSP，應(yīng)當(dāng)使用有更高工作頻率的可編程邏輯器件，并將前面介紹的主數(shù)器引入編程邏輯器件內(nèi)，來產(chǎn)生滿足時序要求的鎖存信號。
本文介紹的兩種高效率的DSP接口的設(shè)計方法，去掉了在DSP訪問外設(shè)時任何不必要的時間消耗。當(dāng)然，效率的提高是以增加硬件的復(fù)雜雜度為代價的，在能夠滿足設(shè)計要求的前提下，設(shè)計者應(yīng)該選擇簡單的設(shè)計方案。而對于頻繁進行外設(shè)訪問的高性能系統(tǒng)，本文提供了理想的接口方案。
