| CLK頻率 | DIV1 | DIV0 | 范圍控制器 |
| 50MHz～150MHz | 0 | 0 | ÷1 |
| 25MHz～100MHz | 0 | 1 | ÷2 |
| 12.5MHz～50MHz | 1 | 0 | ÷4 |
| 6.25MHz～25MHz | 1 | 1 | ÷8 |
當(dāng)頻率鎖相環(huán)電路的VDD接地時(shí)，頻率鎖相環(huán)電路將處于無效狀態(tài)。此時(shí)，外部時(shí)鐘必須以合適的DAC輸出更新數(shù)據(jù)率來驅(qū)動(dòng)CLK的輸入端。存在于輸入端口1和端口2的數(shù)據(jù)的速率和定時(shí)依賴于AD9751是否交替輸入數(shù)據(jù)，或者僅僅響應(yīng)單端口上的數(shù)據(jù)。
當(dāng)PLL無效時(shí)，DIV0和DIV1不再控制PLL，但是它們可被用來控制輸入多路復(fù)用器上的數(shù)據(jù)輸入是交替還是不交替輸入。表2給出了在PLL無效時(shí)，DIV0和DIV1在不同組合方式下工作模式。
表2 PLL無效時(shí)DIV0，DIV1不同組合時(shí)的輸入模式
