| 輸入模式 | DIV1 | DIV0 |
| 交替（2x） | 0 | 0 |
| 非交替 | ||
| 端口1選擇 | 0 | 1 |
| 端口2選擇 | 1 | 0 |
| 交替（時(shí)鐘增倍器有效） | 1 | 1 |
4.3 模擬輸出
AD9751 有兩個(gè)互補(bǔ)的電流輸出端IOUTA和IOUTB，它們可以配置成單端或差分兩種工作模式。IOUTA和IOUTB可通過一個(gè)負(fù)載電阻RLOAD被轉(zhuǎn)換成互補(bǔ)的單端電壓輸出VOUTA和VOUTB。而使差分電壓VDIFF存在于VOUTA和VOUTB之間，同時(shí)也可以通過一個(gè)變壓器或差分放大器來將差分信號轉(zhuǎn)換成單端電壓。
4.4 數(shù)字接口
AD9751 的數(shù)字輸入端包括兩個(gè)通道，每個(gè)通道有10個(gè)數(shù)據(jù)輸入引腳，同時(shí)還有一對差分鐘輸入引腳。它的10位并行數(shù)據(jù)輸入遵循標(biāo)準(zhǔn)的直接二進(jìn)制編碼形式。DB9為最高有效位（MSB），DB0為最低有效位（LSB）。當(dāng)所有數(shù)據(jù)位都為邏輯“1”時(shí)，IOUTA產(chǎn)生滿刻度輸出電流。當(dāng)滿刻度輸出電流在兩個(gè)輸出端作為輸入碼元的函數(shù)被分離時(shí)，IOUTB產(chǎn)生互補(bǔ)輸出。
通過使用一個(gè)邊沿觸發(fā)的主從鎖存器可以實(shí)現(xiàn)數(shù)字接口。當(dāng)PLL有效時(shí)，或者當(dāng)使用內(nèi)部時(shí)鐘倍增器時(shí)，DAC輸出端在每一個(gè)輸入時(shí)鐘周期均被更新兩次，其時(shí)鐘輸入速率高達(dá)150MSPS。這使得DAC的輸出更新率為300MSPS。雖然轉(zhuǎn)換邊沿的位置可能影響數(shù)字饋通和失真特性，但是只要滿足規(guī)定的最小倍數(shù)，其建立和保持時(shí)間就可以在同一時(shí)鐘周期內(nèi)變化。輸入數(shù)據(jù)在占空比為50%的時(shí)鐘下降沿轉(zhuǎn)變時(shí)，可獲得最佳的特性。
AD9751 有一個(gè)靈活的差分時(shí)鐘輸入端口，采用獨(dú)立的電源（如CLKVDD，CLKCOM）可以獲得最優(yōu)的抖動(dòng)特性。兩個(gè)時(shí)鐘輸入端CLK+和CLK-可由單端或差分時(shí)鐘源所驅(qū)動(dòng)。對單端工作來說，CLK+應(yīng)被一個(gè)邏輯電源所驅(qū)動(dòng)，而CLK-則應(yīng)當(dāng)被設(shè)置為邏輯電源的門限電壓。這可以通過如圖2（a）所示的一個(gè)電阻分壓器/電容網(wǎng)絡(luò)來實(shí)現(xiàn)。而對于不同的工作情況，CLK+和CLK-都應(yīng)當(dāng)通過一個(gè)如圖2（b）所示的電阻分壓網(wǎng)絡(luò)被偏置到CLKVDD/2來完成。
因?yàn)锳D9751的輸出轉(zhuǎn)換速率高達(dá)300MSPS，因此對時(shí)鐘和數(shù)據(jù)輸入信號的要求很嚴(yán)。減小減擺率和相應(yīng)的數(shù)字電源電壓（DVDD）可降低數(shù)字饋通和芯片上的數(shù)字噪聲。
另外，數(shù)字信號的路徑也應(yīng)當(dāng)盡量短，而且應(yīng)當(dāng)與運(yùn)行長度匹配，以避免傳播延時(shí)的不匹配。在AD9751的數(shù)字輸入端和驅(qū)動(dòng)器輸出端之間插入一個(gè)低值電阻（例如20Ω到100Ω）網(wǎng)絡(luò)有助于減小在數(shù)字輸入端的任何超調(diào)與上升沿，進(jìn)而減小數(shù)字饋通。對于比較長的線路和更高數(shù)據(jù)率，采用帶狀線技術(shù)并增加合適的終端電阻可保持“清潔”的數(shù)字輸入端。
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