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CPLD和FPGA在工業(yè)界已被廣泛的應(yīng)用，這種成功主要是以犧牲門陣列、及標(biāo)準(zhǔn)單元電路ASIC為代價的

。為了使觸發(fā)器觸發(fā)速率和快速路由的延遲得到近似于真實設(shè)計的結(jié)果，可編程邏輯的速度也得加快。尤其是，如果你可能會使用到可編程邏輯器件所提供的嵌入式存儲器的時候，因為它的容量增多，因此，相應(yīng)地按每門計算的成本也更加便宜（圖1及參考文獻1）。
可編程邏輯器件的這種發(fā)展趨勢尤其受到人們的歡迎，特別是當(dāng)你的用量太少，不足以讓ASIC廠家或制造商感興趣，或是在掩模和NRE的成本隨每一代處理工藝成指數(shù)上漲，而你的用量又很少，無法全部攤?cè)氤杀緯r，可編程邏輯器件更是受歡迎了。ASIC一般都要求你詳細(xì)開列出每個裸芯片功能驗證和定時驗證的全套測試向量數(shù)據(jù)；而這些，在CPLD和FPGA中，則是由制造廠家自己處理的。
從產(chǎn)品上市時間快慢的角度來考慮，一般來說，ASIC從設(shè)計完成到你拿到第一個樣品的時間，總會在幾周或幾個月以后。幾周或幾個月的耽擱時間與你花幾分鐘就能從代銷商或供應(yīng)商的貨架上買到PLD，然后就開始調(diào)試你的設(shè)計，這中間時間相差實在是太大了。加之，在投產(chǎn)前為了排除故障或再增加某些功能什么的，還要對設(shè)計做些修改，以及ASIC NRE的成本和相當(dāng)長的制造周期，綜合起來，確實是個大問題。
當(dāng)然，如果你的設(shè)計用到的產(chǎn)品產(chǎn)量較大，而你也能解決制造周期長的問題，那么，標(biāo)準(zhǔn)單元電路ASIC還是你的每門最低成本首選的代表（請看表1及參考文獻2）。ASIC也有速度比FPGA和CPLD高得多、功耗更低的品種。正像某些閃速存儲器用戶所希望地那樣，他們可以轉(zhuǎn)而使用更便宜的掩膜ROM。許多可編程邏輯器件的用戶，特別是那些不用現(xiàn)場可重新編程技術(shù)的用戶，總是懷著妒忌的心態(tài)看待ASIC器件，因此也不知出于什么原因，在他們的設(shè)計中都不曾用過ASIC。

尋求中間道路
有些廠商認(rèn)為還有第三種選擇：把可編程邏輯和門陣列及標(biāo)準(zhǔn)單元電路的ASIC組合在同一個器件上。他們這些方法雖在每種型號邏輯器件的裸芯片百分比和納入ASIC部分的方式（如有）上是不一樣的。但基本的動機卻是相同的：那就是把這兩種技術(shù)的精華合二為一。然而，這個目標(biāo)的現(xiàn)實性究竟有多大呢？
如果你的目的只是為了降低成本，那么，這種混合邏輯的電路的生命力至今還不清楚，只不過進化的演變很快而已。以到處都能見到的PCI芯核為例。就在兩年前，可編程邏輯器件的廠家們還在拼命設(shè)法做出目的只是32位的芯片，但其體積要求小到使用戶只要有一塊地方就可以做他專用的邏輯器件，甚至廠家的體積最大的器件也是如此。而今天，64位的器件，包括啟動程序加上目標(biāo)芯核（FIFO緩沖器除外，其體積和數(shù)量取決于設(shè)計）的體積。估計只占Altera公司（www.altera.com）即將上市EP20k1500E邏輯資源的2.4%，占Xilinx公司（www.xilinx.com）即將上市XCV3200E邏輯資源的1％。
就算這些片子的價格比較昂貴。但是從圖1所示的過去幾年來每門成本價的走向和對今后幾年的預(yù)示趨勢可以看出：制造商們正在大量銷售這些通用的邏輯器件，而且含蓋了各種類別的用戶和應(yīng)用項目�；旌鲜降钠骷赡軙孤阈镜捏w積更小一些，但這取決于ASIC對可編程邏輯器件所占的比例。當(dāng)然，裸芯片的尺寸大小也只占整個器件成本的一部分。還有其他因素，例如用戶的測試流程，生產(chǎn)線新生項目的管理以及因產(chǎn)量小而造成的生產(chǎn)效益減少等，在促使價格提高上都起著等同的或且更大的作用。
要使邏輯器件達到相當(dāng)大的產(chǎn)量，像微處理器那樣，則ASIC門電路還是最佳上選（參考文獻3）。大型的CPLD和FPGA器件上何時能裝上這種類型的片芯，在一定程度上取決于這類芯核能用的片上存儲器的數(shù)量。Xilinx公司曾宣稱，以0.18mmXCV2000E Virtex-E FPGA所含有"系統(tǒng)"門，是0.22mmXCV1000 Virtex器件的兩倍。但是從Virtex到Virtex-E，邏輯單元電路的數(shù)量只增加了50％；門電路的其余增量大部分卻來自數(shù)字延遲鎖定回路DLL）成倍的增加，以及片上Block SelectRAM的數(shù)量增加了五倍。
從概念上講，嵌套式存儲器作為CPU芯核的一級和二級超高速緩存器，應(yīng)該是有用武之地的，但是優(yōu)化的超高速緩存設(shè)計要求的陣列電路，比適用于其他邏輯電路的可能要大。否則超高速緩存的功能會因此受到嚴(yán)重影響，通用邏輯門電路的可用量也會下降，除非生產(chǎn)廠家另行設(shè)置專用的超高速緩存控制器邏輯電路才行。這種片上邏輯電路類似于可編程邏輯器件廠家提供的DLL和PLL及雙端口RAM、內(nèi)容定址存儲器、FIFO緩沖器以及其他的專用功能的資源。但是又與某些電路不同，超高速緩存邏輯器件的可應(yīng)用性更為有限。片子的專用程度越高，應(yīng)用的領(lǐng)域和用戶就越少，潛在的產(chǎn)量也就越低。

對速度的要求
功能是采用混合式芯片的更為重要的理由。例如，要是你的CPU芯核需要的運行速度只相當(dāng)于標(biāo)準(zhǔn)產(chǎn)品的速度，那么ASIC就是唯一的選擇。可編程邏輯器件的廠家都宣稱，他們64位的PCI芯核曾達到過66MHz的速度，這些芯核在某些情況下，特別是在非零等待狀態(tài)的配置中，可能的確能做到。但是在這樣做時，媒體認(rèn)為，至少有一些芯核對前端和后端的工具提出了這種不靈活的定位要求，因為在這種設(shè)計內(nèi)用戶的專用部分，達不到門電路數(shù)和功能的要求（參考文獻4、5和6）。
不久以前，設(shè)計師們也曾對33MHz PCI提出過同樣的問題，所以從溫故知新的角度看，生機盎然的66MHz運行幾乎肯定遲早會到來。ASIC和可編程邏輯器件之間在I／O緩沖器電性能和速度上的差距，也在迅速地縮�。ǹ蓞⒖糄yna Chips公司（www.dyna.com）的DY8000器件，和前面提到過了Altera公司和Xilinx公司的結(jié)構(gòu)）。不過，互連接點豐富的ASIC邏輯器的最高速度一直都比被路由矩陣制約的CPLD和受通過－晶體管限制的FPGA的速度要快，在某種程度上說，甚至比反熔絲的FPGA還快（參考文獻7）。
還有沒有別的用ASIC做的高速邏輯芯核的新的應(yīng)用領(lǐng)域呢？如果有，這對可編程邏輯器件的靈活性也會增加一定的砝碼。雖然FPGA廠家開始表白他們有信心支持順控制器用于133MHz和雙數(shù)據(jù)速率（DOR）同步DRAM，以及用于無等待延遲、DDR和四數(shù)據(jù)速率同步SRAM的存儲控制器，但他們都閉口不談Rambus公司（www.rambus.com）的DRAM（RDRAM）控制器（RAC）。RAC有很高的功能要求，它們從外部到內(nèi)部的帶寬扇出，會使可編程－邏輯－路由的資源受到破壞。
RDRAM的單存儲器寬度信道接口能實現(xiàn)的系統(tǒng)顆粒度，比它用寬總線SDRAM獲得同樣峰值帶寬所用的最低密度還小。在嵌套式設(shè)計中，這個因素具有特別的價值。PC和其他消費類產(chǎn)品的制造商，如Sony公司（www.sony.com）的Playstation2，都在盡量地加大其產(chǎn)量，以求降低目前RDRAM與異步的DRAM和SDRAM相比不斷升高的成本。所以，如果在不遠(yuǎn)的將來，混合式芯片的生產(chǎn)廠家會提供可編程邏輯器件與RAC的組合器件，那就沒有什么大驚小怪的了。

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