| 摘要 應(yīng)用擴頻技術(shù)可在一個充滿噪聲和干擾的環(huán)境下,無差錯、保密地進行信息傳輸。直接序列擴頻/跳頻混合擴頻（FH/DS）通信系統(tǒng)將直接序列擴頻技術(shù)和跳頻技術(shù)結(jié)合,是富有生命力的抗干擾通信系統(tǒng)。本文設(shè)計混合擴頻通信的系統(tǒng)方案;根據(jù)軟件無線電的體系結(jié)構(gòu),采用創(chuàng)新的DSP+FPGA架構(gòu)作為硬件平臺系統(tǒng),可實現(xiàn)在惡劣電磁干擾環(huán)境中高速數(shù)據(jù)的傳輸。 關(guān)鍵詞 混合擴頻 FPGA DSP 軟件無線電 硬件平臺 1混合擴頻數(shù)據(jù)通信電臺設(shè)計過程中應(yīng)該
考慮的一些問題（1） 跳頻速率的選擇
在對跳頻速率進行選擇前,首先應(yīng)明確電臺最終的工作頻段。因為在不同頻段內(nèi)工作的電臺,對跳速的限制因素是不同的。對于短波跳頻電臺,跳頻速率的提高受到多方面的限制：除了鄰道干擾、跳頻同步實現(xiàn)等技術(shù)難題和成本諸多因素外,一個重要的限制因素就是由于短波頻率范圍窄,天線的阻抗變化大,不易采用較寬頻率范圍內(nèi)的寬帶調(diào)諧技術(shù),限制了其跳頻速率的提高。目前,實用的短波電臺的跳速多在20跳/s以下。
對于超短波電臺,跳頻速率的選擇也是一個有爭議的問題。一方面,從理論而言,跳頻速率越高,抗跟蹤式干擾的能力也就越強,對該電臺定位的困難性也就越大。但是,跳頻速率過高存在許多技術(shù)問題：①接收頻率改變時,接收機中頻濾波器會產(chǎn)生瞬時擾動,使電磁兼容性能嚴(yán)重下降,且這種擾動需較長時間才能得到衰減;②需要一定的時間來控制發(fā)射機功率輸出和功率截止所產(chǎn)生的過渡過程,從而減少了信息傳輸?shù)臅r間;③隨著跳頻速率的增加,會引起發(fā)射機帶寬增加;④給頻率合成器的頻率切換帶來困難,使頻率合成器的設(shè)計困難,屏蔽復(fù)雜,成本上升;⑤快速跳頻傳輸信號,形成高速突發(fā)脈沖,這樣信息分布在甚高頻段,猶如一寬帶干擾機會造成對鄰道的干擾,因此必須采用較寬的信道間隔以防對鄰道的干擾;⑥每次快速跳頻只能傳輸少量信息,同步序列不得不分布在許多跳上,難以同步,復(fù)雜的同步系統(tǒng)也使再入網(wǎng)同步變得更加復(fù)雜�；谶@些技術(shù)上的困難,目前實用的典型超短波電臺的跳頻速率設(shè)計在100～500跳/s之間。由于目前跟蹤式干擾機的響應(yīng)時間小于幾毫秒的數(shù)量級,因此數(shù)百跳/s的電臺還是可以滿足抗跟蹤式干擾的要求的。已有文獻指出,在實際的電臺應(yīng)用環(huán)境中,設(shè)置跟蹤式干擾是非常困難的,同時存在多經(jīng)效應(yīng)和多普勒頻移。綜合多種因素考慮,對于超短波電臺,跳頻速率超過3000跳/s就沒有太大的意義了。
本混合擴頻數(shù)據(jù)通信電臺目標(biāo)是工作在超短波頻段,綜合考慮目前的技術(shù)水平以及上述諸多影響跳頻速率的限制因素,最終將跳頻速率設(shè)計為2560跳/s。一方面保證了技術(shù)上的先進性和良好的抗跟蹤式干擾的能力;另一方面,盡可能避免因跳速過高而帶來的一系列問題,如電磁干擾大、同步復(fù)雜等。
（2） 跳頻帶寬的選擇
最初,人們在分析電臺性能時,總認(rèn)為電臺跳變頻率帶寬越寬,其抗干擾能力越強,并且技術(shù)水平越高。其實不然。從綜合的觀點來看,若將電臺產(chǎn)生干擾的各種因素累計起來,在某些方面還是具有窄帶帶寬（如5 MHz）的跳頻電臺的抗干擾能力大于寬帶（如30～80 MHz）的跳頻電臺。另外,加上考慮電臺的其他情況,如中繼轉(zhuǎn)發(fā)和電臺自身引起的干擾等,更能說明寬帶跳頻電臺的不足之處。在本設(shè)計中,綜合考慮到抗干擾性能和技術(shù)實現(xiàn)的難度,將跳頻帶寬設(shè)計在30 MHz以內(nèi)。
（3） 與常規(guī)窄帶電臺的兼容性問題
目前,電臺在信道間隔上均選用25 kHz,是為了能夠與已經(jīng)裝備的常規(guī)窄帶電臺以定頻的方式實現(xiàn)互通。本電臺基于混合擴頻技術(shù),是用來進行數(shù)據(jù)傳輸?shù)�。為了能夠傳輸高速率的�?shù)據(jù)（在初步的樣機中,數(shù)據(jù)速率暫定為32 kHz）,信道帶寬沒有采用25 kHz,而是選用了64 kHz,即沒有考慮與常規(guī)的用于話音傳輸?shù)恼瓗щ娕_的兼容問題。
（4） 有關(guān)技術(shù)的實現(xiàn)問題
隨著近十幾年微電子技術(shù)日新月異的發(fā)展,出現(xiàn)了一系列新技術(shù),如直接數(shù)字頻率合成器DDS的完善,實用、現(xiàn)場可編程門陣列FPGA的出現(xiàn),以及數(shù)字信號處理芯片DSP處理速度的極大提高等。在此基礎(chǔ)上,無線通信設(shè)備的設(shè)計越來越傾向于數(shù)字化和軟件化。在這樣的背景條件下,新一代電臺的研制可以而且應(yīng)該盡可能地采用數(shù)字技術(shù)予以實現(xiàn),因此本設(shè)計中大量采用了數(shù)字技術(shù)。首先,用DDS作為高速跳頻的核心部件——跳頻頻率合成器,其次所有的基帶處理均在數(shù)字域中借助數(shù)字信號處理技術(shù)完成,其中包括調(diào)制與解調(diào)、信道編譯碼和同步算法的實現(xiàn)等。采用數(shù)字技術(shù),一方面使許多采用傳統(tǒng)模擬電路實現(xiàn)所難以逾越的技術(shù)難題得到了解決,提高了系統(tǒng)的可靠性;另一方面,使系統(tǒng)的技術(shù)升級成為容易的事情。
（5） 進行數(shù)據(jù)傳輸?shù)碾娕_所特有的問題
本文所介紹的電臺主要是用于傳輸模擬話音或16 kbps的數(shù)字話音,雖然也可用于傳輸數(shù)據(jù),但是為數(shù)字話音而指定的允許10%的誤碼率指標(biāo)對于計算機數(shù)據(jù)通信是無法接受的。本設(shè)計目標(biāo)是研制一種主要用于數(shù)據(jù)通信的電臺,所以在設(shè)計上需要考慮進行數(shù)據(jù)通信的一些特殊要求。數(shù)據(jù)通信要求高可靠性（誤碼率指標(biāo)在10-5以下）,而對數(shù)據(jù)的實時性要求不是很高。針對這個特點,要求在調(diào)制方式、信道編碼以及同步方案的選擇上作出相應(yīng)的考慮。
由于時間以及研究經(jīng)費等問題,在初步樣機設(shè)計中,調(diào)制方案采用的是簡單的QPSK,信道編碼采用的是ReedSolomon碼+交織,擴頻同步采用的是滑動相關(guān)法,而跳頻同步采用同步字頭法。采用這些成熟的技術(shù),保證了樣機硬件系統(tǒng)的順利調(diào)試;同時由于采用了數(shù)字化和軟件化的設(shè)計思路,無論是調(diào)制、信道編碼,還是同步方案都是軟件實現(xiàn)的,樣機的硬件系統(tǒng)是可編程重構(gòu)的,這樣可以非常方便地對初步樣機系統(tǒng)進一步技術(shù)升級,以采用更加適合數(shù)據(jù)通信的調(diào)制、信道編碼和同步方案,為樣機的最終產(chǎn)品化打下基礎(chǔ)。
2混合擴頻通信系統(tǒng)終端的方案設(shè)計
本課題的目標(biāo)是利用最新的數(shù)字技術(shù)設(shè)計出適合進行計算機數(shù)據(jù)通信的電臺終端。但是由于種種限制,在終端的初步樣機系統(tǒng)設(shè)計過程中,并沒有采用性能優(yōu)異但實現(xiàn)復(fù)雜的方案,而是采用了較為成熟和簡單的調(diào)制、編碼及同步方案,這樣能夠保證樣機硬件系統(tǒng)的順利調(diào)試。由于采用了軟件無線電的思路進行樣機的設(shè)計,為將來系統(tǒng)的技術(shù)升級,以采用更優(yōu)化的調(diào)制、信道編碼和同步方案來實現(xiàn)最佳的系統(tǒng)性能提供了一個通用的硬件平臺。
2.1混合擴頻電臺的設(shè)計參數(shù)
樣機的系統(tǒng)設(shè)計參數(shù)如表1所列。系統(tǒng)的信息數(shù)據(jù)傳輸速率為32 kbps,采用RS（31,15）碼作為前向糾錯碼;跳頻速率選用2560跳/s,直擴偽碼速率選用62.5 kHz,綜合考慮了抗跟蹤干擾的性能、技術(shù)的先進性、實現(xiàn)的難度及電磁干擾的大小;同步方案采用的是同步字頭法,這是因為數(shù)據(jù)分包發(fā)送,同步字頭法建立時間快,能夠提高數(shù)據(jù)的吞吐量;信道間隔采用62.5 kHz,總共的跳變頻率數(shù)為256個,所以系統(tǒng)總的帶寬為16 MHz;綜合考慮DDS的時鐘頻率及中頻濾波器的實現(xiàn),中頻帶寬選用10～26 MHz;射頻頻段初步選為230～246 MHz,屬于超短波數(shù)據(jù)傳輸頻段。由于時間的限制,目前樣機的調(diào)試僅完成了基帶和中頻部分,射頻部分尚未完成。 |
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