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2.2混合擴(kuò)頻電臺(tái)的方案設(shè)計(jì)
混合擴(kuò)頻電臺(tái)的發(fā)射機(jī)和接收機(jī)的原理框圖分別如圖1(a)和圖1(b)所示。
圖1基于數(shù)字技術(shù)的混合擴(kuò)頻數(shù)據(jù)通信系統(tǒng)終端原理框圖表1電臺(tái)初步樣機(jī)設(shè)計(jì)參數(shù)
信息速率/kbps〖〗32信道編碼〖〗RS（31,15）調(diào)制方案〖〗QPSK直擴(kuò)同步〖〗滑動(dòng)相關(guān)法跳頻速率/跳·s-1〖〗2560中頻頻率/MHz〖〗10～26〖〗〖〗信道間隔/kHz〖〗62.5頻點(diǎn)數(shù)/個(gè)〖〗256系統(tǒng)帶寬/MHz〖〗16跳頻同步〖〗同步字頭法直擴(kuò)偽碼速率/kHz〖〗62.5射頻頻率/MHz〖〗230～246
首先分析數(shù)據(jù)發(fā)送的過(guò)程：在混合擴(kuò)頻數(shù)據(jù)通信系統(tǒng)中,數(shù)據(jù)是分包傳送的,以提高數(shù)據(jù)的可靠性,并可構(gòu)成分組數(shù)據(jù)網(wǎng)。在發(fā)射機(jī)中,每1500個(gè)信息字節(jié)經(jīng)編碼后構(gòu)成3100字節(jié)的數(shù)據(jù)包,經(jīng)過(guò)交織后進(jìn)入發(fā)射機(jī)的調(diào)制部分。
數(shù)據(jù)首先和擴(kuò)頻碼序列發(fā)生器所產(chǎn)生的偽隨機(jī)碼模2加,然后經(jīng)過(guò)QPSK調(diào)制產(chǎn)生基帶的QPSK擴(kuò)頻調(diào)制波形。數(shù)據(jù)的分包和CRC校驗(yàn)由微處理器完成,RS編碼和交織以及QPSK調(diào)制均由數(shù)字信號(hào)處理芯片DSP用軟件的方式完成。DSP輸出的樣點(diǎn)值經(jīng)過(guò)D/A變換后產(chǎn)生模擬的QPSK基帶調(diào)制波形。
跳頻的核心部件是直接數(shù)字頻率合成器DDS。跳頻碼序列采用M序列+混沌序列的方式,具體的實(shí)現(xiàn)在FPGA中由程序完成。根據(jù)跳頻碼序列查找跳頻圖案表獲得所需產(chǎn)生頻率值,并且可算得相應(yīng)的為產(chǎn)生該頻率DDS所需寫入的控制字。在DSP產(chǎn)生的控制字控制下,DDS產(chǎn)生跳變的載波（2560 跳/s）與QPSK基帶信號(hào)混頻后,產(chǎn)生擴(kuò)展了的中頻（10～26 MHz）。本地鎖相環(huán)路產(chǎn)生固定的本地220 MHz載波,與中頻信號(hào)混頻和帶通濾波后產(chǎn)生230～240 MHz的射頻信號(hào),經(jīng)過(guò)功放后由天線發(fā)送出去。
接收機(jī)的構(gòu)成如圖1(b)所示。天線端接收到的信號(hào)經(jīng)過(guò)帶通濾波和低噪放大器LNA放大后,送到混頻器中,與本地鎖相環(huán)路產(chǎn)生的固定的本地220 MHz載波混頻,取下邊帶,得到10 MHz～26 MHz的中頻信號(hào)。該中頻信號(hào)與DDS產(chǎn)生的跳變的載波頻率相混頻,當(dāng)接收機(jī)與發(fā)射機(jī)實(shí)現(xiàn)完全跳頻同步時(shí),即接收機(jī)中的DDS產(chǎn)生的跳變載波與發(fā)射機(jī)產(chǎn)生的跳變載波完全相同時(shí),混頻器的輸出經(jīng)過(guò)低通濾波器后就可得到去跳后的基帶擴(kuò)頻信號(hào)。經(jīng)過(guò)A/D變換器轉(zhuǎn)換為數(shù)字信號(hào),由DSP進(jìn)行處理。DSP完成QPSK解調(diào)、解擴(kuò)、解交織和RS譯碼等任務(wù)。同步的捕獲和跟蹤是由FPGA完成的,FPGA通過(guò)控制和調(diào)整擴(kuò)頻碼和跳頻碼序列產(chǎn)生時(shí)鐘和相位,從而完成同步的捕獲和跟蹤任務(wù)。
2.3混合擴(kuò)頻電臺(tái)的硬件方案設(shè)計(jì)
圖2給出了混合擴(kuò)頻電臺(tái)的硬件設(shè)計(jì)方案。整個(gè)硬件
圖2混合擴(kuò)頻電臺(tái)硬件系統(tǒng)框圖系統(tǒng)分為基帶子系統(tǒng)、中頻子系統(tǒng)和射頻子系統(tǒng)。
基帶子系統(tǒng)由微處理器系統(tǒng)（包括數(shù)據(jù)輸入輸出接口部分）和數(shù)字信號(hào)處理器系統(tǒng)（包括A/D轉(zhuǎn)換電路、D/A轉(zhuǎn)換電路及波形成形濾波器）組成。微處理器選用Samsung公司的32位單片機(jī)S3C44B0,時(shí)鐘速率為66 MHz。S3C44B0主要控制數(shù)據(jù)輸入輸出接口電路,完成與數(shù)據(jù)終端之間的數(shù)據(jù)交換。待發(fā)送的數(shù)據(jù)從數(shù)據(jù)終端設(shè)備經(jīng)數(shù)據(jù)接口設(shè)備輸入到S3C44B0中。S3C44B0將數(shù)據(jù)加上包頭,封裝成數(shù)據(jù)包,并對(duì)數(shù)據(jù)包進(jìn)行CRC校驗(yàn),將校驗(yàn)位加在包尾,然后將該數(shù)據(jù)包送給數(shù)字信號(hào)處理子系統(tǒng)進(jìn)行調(diào)制和發(fā)送。在接收時(shí),S3C44B0對(duì)數(shù)字信號(hào)處理子系統(tǒng)解調(diào)出來(lái)的數(shù)據(jù)包進(jìn)行CRC校驗(yàn),以判別數(shù)據(jù)包中是否有誤碼。若數(shù)據(jù)包正確,則將其中的數(shù)據(jù)幀通過(guò)數(shù)據(jù)輸入輸出接口電路送給數(shù)據(jù)終端設(shè)備。由于采用的是數(shù)據(jù)分組通信,所以需要一些分組通信控制協(xié)議。這些協(xié)議均由S3C44B0執(zhí)行。如果考慮到以后的組網(wǎng)通信,則組網(wǎng)通信所需要的通信控制協(xié)議也由S3C44B0完成。
數(shù)字信號(hào)處理子系統(tǒng)包括TI公司的16位定點(diǎn)數(shù)字信號(hào)處理芯片TMS320VC5402、Xilinx公司的現(xiàn)場(chǎng)可編程門陣列XC2S100和所需的數(shù)據(jù)及程序存儲(chǔ)器以及A/D轉(zhuǎn)換器(AD6640)和D/A轉(zhuǎn)換器(AD9752)。從圖2的原理框圖可以看出,TMS320VC5402是整個(gè)系統(tǒng)的核心處理部分,大部分的信號(hào)處理任務(wù)均由其完成。TMS320VC5402的指令執(zhí)行速度為100 MIPS（百萬(wàn)指令數(shù)每秒）,在每跳的時(shí)間間隔內(nèi)可以完成近4萬(wàn)條指令,足夠完成所需要處理的任務(wù)。在發(fā)送時(shí),TMS320VC5402首先對(duì)數(shù)據(jù)進(jìn)行RS（31,25）編碼,然后對(duì)數(shù)據(jù)進(jìn)行交織。交織后的數(shù)據(jù)先和XC2S100產(chǎn)生的擴(kuò)頻碼序列進(jìn)行擴(kuò)頻調(diào)制,然后進(jìn)行QPSK調(diào)制,產(chǎn)生QPSK波形的樣值點(diǎn)。樣值點(diǎn)由D/A轉(zhuǎn)換器和成形低通濾波器產(chǎn)生QPSK的基帶模擬波形。XC2S100同時(shí)還產(chǎn)生跳頻碼序列,通過(guò)查閱預(yù)先存儲(chǔ)在存儲(chǔ)器中的跳頻圖案表,獲得產(chǎn)生該頻率信號(hào)所對(duì)應(yīng)的DDS控制字,將該控制字寫入DDS中,并對(duì)DDS發(fā)出頻率切換的指令。TMS320VC5402以2560次/s的頻率更新DDS的輸出頻率,這樣,在發(fā)射機(jī)中就產(chǎn)生了2560跳/s的跳變中頻載波信號(hào)。在接收時(shí),TMS320VC5402的處理過(guò)程相反。TMS320VC5402控制DDS在一個(gè)定頻上等待同步字頭,同時(shí)XC2S100的程序處于同步捕獲過(guò)程中。一旦捕獲到同步信號(hào),XC2S100便啟動(dòng)跳頻碼序列發(fā)生器,控制DDS產(chǎn)生與發(fā)射機(jī)同步跳變的中頻載波。一旦跳頻同步,則解調(diào)出去跳后的基帶擴(kuò)頻QPSK波形。A/D轉(zhuǎn)換器對(duì)基帶擴(kuò)頻QPSK波形采樣后,樣點(diǎn)值送給TMS320VC5402進(jìn)行處理。TMS320VC5402首先對(duì)樣點(diǎn)值進(jìn)行QPSK解調(diào),解調(diào)出來(lái)的數(shù)據(jù)根據(jù)XC2S100產(chǎn)生的同步擴(kuò)頻碼序列進(jìn)行相關(guān)解擴(kuò),解擴(kuò)出來(lái)的數(shù)據(jù)經(jīng)過(guò)去交織后由RS譯碼程序進(jìn)行譯碼。譯碼后的數(shù)據(jù)交給S3C44B0微處理器系統(tǒng)進(jìn)行處理。在數(shù)據(jù)解調(diào)的過(guò)程中,XC2S100還執(zhí)行另外一個(gè)重要的進(jìn)程——同步跟蹤。通過(guò)監(jiān)視和分析基帶信號(hào),同步跟蹤算法獲得擴(kuò)頻和跳頻碼序列發(fā)生器產(chǎn)生時(shí)鐘的微調(diào)值,通過(guò)微調(diào)使序列發(fā)生器的相位始終保持在最佳的同步狀態(tài)。
中頻子系統(tǒng)包括直接數(shù)字頻率合成器DDS、混頻器、中頻濾波器以及中頻自動(dòng)增益控制AGC電路。DDS是跳頻的核心部件。在本設(shè)計(jì)中,DDS選用AD公司的AD9850,在120 MHz時(shí)鐘信號(hào)的驅(qū)動(dòng)下,可以產(chǎn)生分辨率為0.0291 Hz的0～60 MHz頻率范圍的信號(hào),其頻率切換速率可達(dá)23 M次/s,完全能滿足本設(shè)計(jì)對(duì)頻率合成器的要求�；祛l器完成產(chǎn)生頻率跳變中頻信號(hào)和去跳功能。在處于發(fā)送狀態(tài)時(shí),QPSK基帶擴(kuò)頻信號(hào)與DDS產(chǎn)生的跳變的載波信號(hào)在混頻器中混頻后產(chǎn)生跳變的中頻信號(hào),經(jīng)濾波后送入射頻電路發(fā)送出去。在接收時(shí),從射頻電路接收下來(lái)的寬帶中頻信號(hào)首先經(jīng)過(guò)中頻濾波器和中頻AGC電路,以濾除帶外噪聲和穩(wěn)定幅度,然后與本地DDS產(chǎn)生的跳變的中頻載波信號(hào)在混頻器中混頻,經(jīng)低通濾波器后可獲得去跳后的基帶擴(kuò)頻QPSK波形。其中中頻AGC采用Motorola公司的MC1350芯片。它是一個(gè)帶AGC的寬帶放大器,AGC的動(dòng)態(tài)范圍可達(dá)50 dB。
射頻子系統(tǒng)由頻率合成器、混頻器、濾波器以及射頻功放、低噪聲放大器LNA等構(gòu)成。其中頻率合成器采用固定頻率輸出的由鎖相環(huán)路構(gòu)成的頻率合成器。該頻率合成器的原理框圖如圖3所示。
由鎖相環(huán)路對(duì)參考頻率fr鎖相,產(chǎn)生fo=220 MHz的輸出頻率作為本振頻率。待發(fā)送的中頻寬帶信號(hào)（10～26 MHz）與本振頻率在混頻器中混頻后,經(jīng)過(guò)帶通濾波器取上邊帶,得到帶寬為16 MHz （230～246MHz）的射頻信圖3鎖相環(huán)路構(gòu)成的頻率合成器原理框圖號(hào),經(jīng)過(guò)功率放大后進(jìn)入天線發(fā)射出去。從天線接收下來(lái)的信號(hào)經(jīng)過(guò)濾波后,由低噪聲放大器LNA放大,然后在混頻器中與本振信號(hào)混頻,經(jīng)帶通濾波后恢復(fù)出10～26 MHz的中頻寬帶信號(hào)。
結(jié)語(yǔ)
從整個(gè)硬件系統(tǒng)的設(shè)計(jì)來(lái)看,采用了較多的數(shù)字設(shè)計(jì)技術(shù)。首先,是直接數(shù)字頻率合成器DDS的采用,使得整個(gè)設(shè)計(jì)得到了簡(jiǎn)化,并且提高了性能;同時(shí)DDS的高速頻率切換的能力,為進(jìn)一步提高頻率跳變速率創(chuàng)造了可靠性。其次,是高速數(shù)字信號(hào)處理器DSP和現(xiàn)場(chǎng)可編程門陣列FPGA的采用,使得整個(gè)基帶處理（包括基帶調(diào)制解調(diào)、信道編譯碼和交織解交織等）以及擴(kuò)頻和跳頻碼序列的產(chǎn)生、同步的捕獲與跟蹤等處理過(guò)程實(shí)現(xiàn)數(shù)字化和軟件化,這樣使得該樣機(jī)系統(tǒng)成為一個(gè)通用的數(shù)據(jù)通信硬件平臺(tái),為系統(tǒng)的進(jìn)一步升級(jí),以采用性能更佳的調(diào)制、信道編碼和同步方案創(chuàng)造了良好的條件。
參考文獻(xiàn)
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王磊：碩士研究生,研究方向?yàn)檐浖䶮o(wú)線電系統(tǒng)和安全的網(wǎng)絡(luò)處理器平臺(tái)。
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