圖3 時鐘源路線
4 動態(tài)時鐘管理中的問題及消除方法
動態(tài)地配置整個系統(tǒng)的時鐘頻率,雖然可以很方便地控制好整個SoC芯片的功耗,但同時也帶來了一些負面影響。功耗管理單元中的多路選擇器和門控時鐘電路是最有可能產生毛刺的,而毛刺對同步數(shù)字系統(tǒng)是致命的。它會導致同步的失敗、數(shù)據(jù)的丟失、寄存器進入亞穩(wěn)態(tài),更為嚴重的是,使整個同步系統(tǒng)的功能失敗。毛刺的產生是因為那些輸入信號的時序匹配出現(xiàn)了問題,沒有按照既定的順序出現(xiàn),或者說那些信號裝轉換的時機不合適。因此在RTL設計時要保證做到時序的匹配,以降低毛刺產生的可能性。
在功耗管理模塊中有三種情況需要用到多路選擇器：
a. 由Slow模式切換到Normal模式;
b. 在Normal模式下重新配置PLL;
c. 由Normal模式切換到Slow模式。
圖4是功耗管理模塊中的一個二選一MUX。它的控制信號是OscillatorOrMPLL,兩個選擇源是clk_MPLL和clk_Osci,輸出是out_ClockSource。當OscillatorOrMPLL為“1”時,MUX選中clk_Osci;當OscillatorOrMPLL為“0”時,MUX選中clk_MPLL。在MUX選擇其中任何一個時鐘信號之前,clk_MPLL或clk_Osci必須已經穩(wěn)定下來了。強調一下,這里的穩(wěn)定不是指已經輸送出完整的時鐘信號,而是輸送出高電平或低電平。這樣當選擇開關達到它們那一方時,接受到的是沒有毛刺的且對整個SoC不會產生操作的時鐘信號。雖然在這時因為這種操作把SoC的頻率降了下來,但這是暫時的(大約2~3個晶振時鐘周期),因此對整個SoC性能的影響是微乎其微的。接下來被選中的信號（clk_MPLL或clk_Osci）才開始輸送出沒有毛刺的時鐘信號,從而最終送出的時鐘信號是去除了毛刺的。
圖4 MUX結構
圖5是系統(tǒng)從Slow模式切換到Normal模式時的時序圖。通過配置功耗管理模塊的內部寄存器打開PLL,即in_PLLStartOrStop信號,由它觸發(fā)Slow2Normal_r信號,表明當前將要從Slow模式過渡到Normal模式。然后,由這個信號觸發(fā)Lock Time 計數(shù)器開始計數(shù)（計數(shù)值由PLL的IP提供商所給的公式中確定）,接著先把晶振時鐘的使能信號關掉,再把多路選擇器打到MPLL那一方。最后,把PLL時鐘的使能信號打開,這時得到的就是經過倍頻的PLL時鐘。
圖5 Slow到Normal的切換時序
從時序圖可以清晰看出,在時鐘源切換的過程中,最終送出的時鐘（out_ClockSource）頻率會很明顯地降低下來（大約是晶振時鐘頻率的1/3或1/2）;但是如果選擇的晶振時鐘頻率在10MHz以上,則不會對整個SoC芯片的性能產生影響。
至于門控時鐘電路,已經有許多人在這方面作了很廣泛的研究,本文不再對此作過多的解釋[7]。
5 結論
本文提出了一種SoC芯片的低功耗管理策略。其基本思想是,首先從全局考慮,在滿足性能的前提下,根據(jù)各種應用環(huán)境動態(tài)地配置SoC芯片的時鐘頻率。然后,從局部單獨考慮單個模塊,通過判斷它當前的工作狀態(tài)決定是否打開其時鐘源。
該低功耗管理方案已經應用于我們設計的一款SoC芯片——Garfield。經過表2所列Power Compiler的功耗分析,可以清晰地看出：在Slow模式下的功耗僅為Normal模式下功耗的17%左右,而在Sleep模式下的功耗更低。
表2 功耗分析結果
參考文獻
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