用戶側(cè)邏輯模塊與PCI Core互連時,需要注意一些關(guān)鍵問題。PCI Core支持PCI主／從工作模式,其用戶側(cè)主／從模式信號是分開的,在PCI Core處于一種工作模式時,另一種模式的信號必需處于確定的無效態(tài),不能處于懸浮態(tài)或高阻態(tài)。用戶側(cè)邏輯模塊內(nèi)部應(yīng)避免使用三態(tài)信號,為便于控制與調(diào)試,應(yīng)采用狀態(tài)機(jī)設(shè)計。對于PCI 時鐘與CPU時鐘間的交互使用,應(yīng)采用握手信號實現(xiàn)。
功能仿真在VERIBEST99 FPGA DESIGNVIEW環(huán)境下進(jìn)行。仿真時首先要對PCI Core進(jìn)行配置訪問,配置PCI Core內(nèi)部配置寄存器的相應(yīng)位。
2． 設(shè)計實現(xiàn)
設(shè)計實現(xiàn)包括邏輯綜合及布局布線。功能仿真完成后,下一步為用戶邏輯的綜合。VERIBEST 支持兩種 FPGA 綜合器;FPGA EXPRESS 和 SYNPLIFY。FPGA EXPRESS操作簡單,界面清晰,綜合效率好,但其SCHEMATIC VIEW功能較差,所生成的原理圖晦澀難懂,不利于深入的時序分析。SYNPLIFY提供了RTL VIEW和TECHNOLOGY VIEW兩種原理圖,有利于關(guān)鍵路徑的尋找和分析,它還提供了許多功能強(qiáng)大的屬性參數(shù),但同時也增加了軟件使用的復(fù)雜性。
VHDL語言中例化的FPGA IP模塊（PCI核,雙端口RAM等）應(yīng)該不參與邏輯綜合,可以在VHDL源碼中加入FPGA EXPRESS的綜合開關(guān)－RPAGMA SYNTHESIS＿OFF或SYPLIFY的綜合開關(guān)－SYNTHESIS TRANSLATE＿OFF實現(xiàn),也可以將FPGA IP模塊的VHDL網(wǎng)表文件從綜合文件列表中刪除。
邏輯綜合時應(yīng)該分模塊進(jìn)行,找出各子模塊內(nèi)部的關(guān)鍵路徑,通過修改設(shè)計,優(yōu)化數(shù)據(jù)通路,最后進(jìn)行頂層的綜合。頂層綜合時最好保留設(shè)計層次。對于各模塊間的關(guān)聯(lián)信號,由于它們一般經(jīng)過多級查找表,造成延時較大,應(yīng)利用流水線技術(shù)在這些關(guān)鍵路徑上加入適當(dāng)數(shù)量的觸發(fā)器,減小 時延。軟件上的一些設(shè)置也有利于提高綜合后電路的頻率,如狀態(tài)機(jī)采用ONE HOT編碼,減小FANOUT數(shù)量,屏蔽操作數(shù)共享功能等。通過上述方法,我們的設(shè)計綜合后電路的頻率從38MHz提升到63MHz。
綜合完成后可生成用于MAXPLUSⅡ環(huán)境下布局布線的EDIF文件,如要作門級仿真,也可同時生成帶延時的VHDL網(wǎng)表文件。在MAX-PLUSⅡ中調(diào)入EDIF文件后,設(shè)置ASSIGN菜單下相關(guān)參數(shù)并指明PCI Core的庫路徑。編譯EDIF文件時要設(shè)置EDIF NETLIST READER為SYNOPSYS或SYNPLIFY。第一次布局布線,最好不要加入ACF文件。完成后,按要求生成PCI Core的ACF文件并放在工作目錄下,加入自己的約束條件,然后進(jìn)行第二次布局布線,此時應(yīng)設(shè)置產(chǎn)生用于VERIBEST進(jìn)行功能驗證的VHDL網(wǎng)表文件。布局布線后,進(jìn)行時間參數(shù)分析。我們的設(shè)計結(jié)果PCI時鐘為30MHz,CPU時鐘為57MHz。
3． 設(shè)計驗證
設(shè)計驗證包括靜態(tài)時序分析,功能驗證及板級驗證。靜態(tài)時序分析用于分析建立／保持時間,時鐘到輸出時間等時間參數(shù)是否滿足PCI規(guī)范。33MHz、32位的PCI規(guī)范要求建立時間小于7ns,保持時間為0ns,時鐘到輸出時間小于11ns,分析時必需考慮觸發(fā)器的影響,對關(guān)鍵路徑加以細(xì)致入微的計算。MAXPLUSⅡ提供了比較好的靜態(tài)時序分析功能,設(shè)計工程師負(fù)責(zé)設(shè)置并分配時間參數(shù),軟件計算后給出分析結(jié)果,如果不滿足要求,可在重新布局布線時加上相關(guān)約束條件。時序分析結(jié)束后,還需進(jìn)行功能驗證,在VERIBEST環(huán)境下對布局布線后生成的VHDL網(wǎng)表仿真,此時應(yīng)選擇OPEN POST＿LAYOUT SIMULATOR進(jìn)入仿真器。VERIBEST會自動生成VHDL格式的端口映射文件,并自動關(guān)聯(lián)SDF文件,用戶無需額外設(shè)置。此時的功能仿真,調(diào)試相對較難,信號間關(guān)聯(lián)關(guān)系可通過VHDL網(wǎng)表文件查詢。
基于PCI Core的FPGA設(shè)計的板級驗證可考慮采用Altera公司提供的PCI通用開發(fā)板,該板支持Altera所有的PCI MegaCore模塊,用戶可通過板上的SDRAM,PMC插槽,RS232端口實現(xiàn)用戶邏輯與PCI Core的接口,也可以利用板上PROTOTYPE區(qū)實現(xiàn)用戶邏輯的功能。PCI開發(fā)板演示軟件可以顯示數(shù)據(jù)傳輸速率,也可用于調(diào)試,配置PCI Core。
基于IP模塊的PCI設(shè)計為用戶在FPGA目標(biāo)器件上實現(xiàn)PCI接口提供了一種有效的途徑,設(shè)計工程師可以將主要精力集中于非PCI部分,通過將FPGA廠商提供的IP模塊與原理圖、狀態(tài)機(jī)及HDL語言等設(shè)計方法有機(jī)的結(jié)合,采用層次化結(jié)構(gòu),在功能強(qiáng)大的EDA軟件環(huán)境下,于較短的時間內(nèi)完成復(fù)雜電子系統(tǒng)的設(shè)計。
