使用這些設計技巧和ISE功能分析工具來控制功耗
新一代 FPGA的速度變得越來越快,密度變得越來越高,邏輯資源也越來越多。那么如何才能確保功耗不隨這些一起增加呢？很多設計抉擇可以影響系統(tǒng)的功耗,這些抉擇包括從顯見的器件選擇到細小的基于使用頻率的狀態(tài)機值的選擇等。
為了更好地理解本文將要討論的設計技巧為什么能夠節(jié)省功耗,我們先對功耗做一個簡單介紹。
功耗包含兩個因素：動態(tài)功耗和靜態(tài)功耗。動態(tài)功耗是指對器件內(nèi)的容性負載充放電所需的功耗。它很大程度上取決于頻率、電壓和負載。這三個變量中的每個變量均在您的某種控制之下。
動態(tài)功耗 = 電容×電壓2×頻率
靜態(tài)功耗是指由器件中所有晶體管的泄漏電流（源極到漏極以及柵極泄漏,常常集中為靜止電流）引起的功耗,以及任何其他恒定功耗需求之和。泄漏電流很大程度上取決于結(jié)溫和晶體管尺寸。
恒定功耗需求包括因終接（如上拉電阻）而造成的電流泄漏。沒有多少措施可以采用來影響泄漏,但恒定功耗可以得到控制。
盡早考慮功耗
您在設計的早期階段做出的功耗決定影響最大。決定采用什么元件對功耗具有重大意義,而在時鐘上插入一個 BUFGMUX 則影響甚微。對功耗的考慮越早越好。
恰當?shù)脑?
并不是所有元件都具有相同的靜止功耗。根據(jù)普遍規(guī)則,器件工藝技術尺寸越小,泄漏功耗越大。但并不是所有工藝技術都一樣。例如,對于 90 nm 技術來說,Virtex-4 器件與其他 90 nm FPGA 技術之間在靜止功耗方面存在顯著差異,
然而,在靜止功耗隨工藝技術縮小而增加的同時,動態(tài)功耗卻隨之減小,這是由于較小的工藝有著更低的電壓和電容。考慮好哪種功耗對你的設計影響更大——待機（靜止）功耗還是動態(tài)功耗。
除通用切片邏輯單元外,所有Xilinx器件都具有專門邏輯。其形式有塊 RAM、18×18 乘法器、DSP48 塊、SRL16s,以及其他邏輯。這不僅在于專門邏輯具有更高的性能,還在于它們具有更低的密度,因而對于相同的操作可以消耗較少的功率。評估您的器件選項時,請考慮專門邏輯的類型和數(shù)量。
選擇適當?shù)?SPAN lang=EN-US> I/O 標準也可以節(jié)省功耗。這些都是簡單的決定,如選擇最低的驅(qū)動強度或較低的電壓標準。當系統(tǒng)速度要求使用高功率 I/O 標準時,計劃一個缺省狀態(tài)以降低功耗。有的 I/O 標準（如 GTL/+）需要使用一個上拉電阻才能正常工作。因此如果該 I/O 的缺省狀態(tài)為高電平而不是低電平,就可以節(jié)省通過該終接電阻的直流功耗。對于 GTL+,將50Ω終接電阻的適當缺省狀態(tài)設置為 1.5V,可使每個 I/O 節(jié)省功耗 30 mA。
數(shù)據(jù)使能
