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降低FPGA功耗的設(shè)計技巧
降低FPGA功耗的設(shè)計技巧
 更新時間:2008-8-4 4:58:42  點擊數(shù):60
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   另一種選擇是在電路板上而不是在芯片上進行這種數(shù)據(jù)使能。以盡可能減小處理器時鐘周期。此概念是使用 CPLD 從處理器卸載簡單任務(wù),以便使其更長時間地處于待機模式。

   讓我們來看一個在狀態(tài) 7 和狀態(tài) 8 之間頻繁進行狀態(tài)轉(zhuǎn)換的狀態(tài)機。如果您為該狀態(tài)機選擇二進制編碼,將意味著對于每次狀態(tài) 7 和狀態(tài) 8 之間的狀態(tài)轉(zhuǎn)換,將有四位需要改變狀態(tài),如表 1 所示。如果狀態(tài)機采用格雷碼而不是二進制碼來設(shè)計,則這兩個狀態(tài)之間的轉(zhuǎn)移所需的邏輯轉(zhuǎn)換的數(shù)量將降至僅一位。另外,如果將狀態(tài) 7 8 分別編碼為 0010 0011,也可以達到同樣的效果。

時鐘管理

   在一個設(shè)計的所有吸收功耗的信號當(dāng)中,時鐘是罪魁禍首。雖然一個時鐘可能運行在 100 MHz,但從該時鐘派生出的信號卻通常運行在主時鐘頻率的較小分量(通常為 12% ~ 15%)。此外,時鐘的扇出一般也比較高——這兩個因素顯示,為了降低功耗,應(yīng)當(dāng)認真研究時鐘。

   如果設(shè)計的某個部分可以處于非活動狀態(tài),則可以考慮使用一個 BUFG-MUX 來禁止時鐘樹翻轉(zhuǎn),而不是使用時鐘使能。時鐘使能將阻止寄存器進行不必要的翻轉(zhuǎn),但時鐘樹仍然會翻轉(zhuǎn),消耗功率。不過采用時鐘使能總比什么措施也沒有強。

   隔離時鐘以使用最少數(shù)量的信號區(qū)。不使用的時鐘樹信號區(qū)不會翻轉(zhuǎn),從而降低該時鐘網(wǎng)絡(luò)的負載。仔細布局可以在不影響實際設(shè)計的情況下達到此目標。

   對 FPGA 顯然也可以使用同一概念。雖然 FPGA 不一定擁有待機模式,但使用一個 CPLD 中途欄截總線數(shù)據(jù)并有選擇地將數(shù)據(jù)饋送到 FPGA 也可以省去不必要的輸入轉(zhuǎn)換。

   CoolRunner-II CPLD 包含一種稱為數(shù)據(jù)門控的功能,可以禁止引腳上的邏輯轉(zhuǎn)換到達 CPLD 的內(nèi)部邏輯。該數(shù)據(jù)門控使能可通過片上邏輯或引腳來控制。

狀態(tài)機設(shè)計

   根據(jù)預(yù)測的下一狀態(tài)條件列舉狀態(tài)機,并選擇常態(tài)之間轉(zhuǎn)換位較少的狀態(tài)值。這樣,您就能夠盡可能減少狀態(tài)機網(wǎng)絡(luò)的轉(zhuǎn)換量(頻率)。確定常態(tài)轉(zhuǎn)換和選擇適當(dāng)?shù)臓顟B(tài)值,是降低功耗且對設(shè)計影響較小的一種簡單方法。編碼形式越簡單(一位有效編碼或格雷碼),使用的解碼邏輯也會越少。

 功耗估算工具

   賽靈思提供了兩種形式的功耗估算工具:一種叫做 Web Power Tools 的設(shè)計前工具和一種叫做 Xpower 的設(shè)計后工具。Web Power Tools 可通過 www.xilinx.com/cn/power 獲得,它提供了根據(jù)邏輯利用率大概估計做出的功耗估算。利用它,您可以僅憑設(shè)計利用率估計就能獲得功耗評估,而無需實際設(shè)計文件。
   XPower 是一種設(shè)計后工具,用于分析實際器件利用率,并結(jié)合實際的適配后 (post-fit) 仿真數(shù)據(jù)(VCD 文件格式),給出實際功耗數(shù)據(jù)。利用 Xpower,您可以在完全不接觸芯片的情況下分析設(shè)計改變對總功耗的影響。

基于 Web 的功耗工具

   基于 Web 的功耗估計是在設(shè)計流程的早期獲得器件功耗情況的最快捷和最方便的方法。這些工具每個季度都會發(fā)布新版本,因此信息總是最新的,且不需要安裝或下載,只需要擁有互聯(lián)網(wǎng)連接和 Web 瀏覽器即可。您可以指定設(shè)計參數(shù)并保存和加載設(shè)計設(shè)置,免去了通過交互使用重新輸入設(shè)計參數(shù)的麻煩。只要有對設(shè)計行為的估計并選定目標器件即可開始。

Xpower:集成的設(shè)計專用功耗分析

   Xpower 是所有 Xilinx ISE設(shè)計工具的一個免費組件,您可以利用它對您的基于設(shè)計的功耗需求進行詳細得多的估計。XPower 是在映射或布局和布線后設(shè)計的基礎(chǔ)上對器件功耗進行估計的。

   對于成熟的投產(chǎn)的 FPGA CPLD,XPower 計算出的功耗估計的平均設(shè)計批量誤差 (suite error) 小于 10%。它將把器件數(shù)據(jù)與您的設(shè)計文件結(jié)合起來綜合考慮,并按照您的專門設(shè)計信息給出估計器件功耗的高精度報告。

   XPower直接集成在 ISE 軟件中,可提供層次化的詳細的功耗顯示、詳細的總結(jié)報告和功耗向?qū)?SPAN lang=EN-US>,即使是新用戶也可輕易上手。XPower 可接受仿真的設(shè)計活動數(shù)據(jù),并可以 GUI 模式和批處理模式運行。

   XPower 將考慮設(shè)計中的每個網(wǎng)絡(luò)和邏輯元素。ISE 設(shè)計文件提供準確的資源使用情況;XPower 交叉參考布線信息以及特性化電容數(shù)據(jù)。于是物理資源針對電容進行特性化。設(shè)計特性化將對新器件持續(xù)進行,以給出最精確的結(jié)果。Xpower 使用了網(wǎng)絡(luò)翻轉(zhuǎn)速率和輸出負載。然后 XPower 計算功耗和結(jié)溫,還可以顯示單個網(wǎng)絡(luò)的功耗數(shù)據(jù)。

 

結(jié)論

   對更便宜和更簡單的熱管理以及與前沿 FPGA 不斷提高的功耗需求相匹配的電源的不斷增長的需求,將低功耗設(shè)計的概念提升到一個全新的高度。賽靈思最新器件 Virtex-4 FPGA 提供了 90 nm 工藝技術(shù)的高性能,卻避免了預(yù)想中靜態(tài)功耗的顯著增大。使用賽靈思功耗估算工具并遵循低功耗設(shè)計考慮事項,滿足您的功耗目標將比以往任何時候都更加容易。

 

 



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