G.726是ITU前身CCITT于1990年在G.721和G.723標(biāo)準(zhǔn)的基礎(chǔ)上提出的關(guān)于把64kbps非線性PCM信號(hào)轉(zhuǎn)換為40kbps、32kbps、24kbps、16kbps的ADPCM信號(hào)的標(biāo)準(zhǔn)。G.726標(biāo)準(zhǔn)算法簡(jiǎn)單,語音質(zhì)量高,多次轉(zhuǎn)換后語音質(zhì)量有保證,能夠在低比特率上達(dá)到網(wǎng)絡(luò)等級(jí)的話音質(zhì)量,從而在語音存儲(chǔ)和語音傳輸領(lǐng)域得到廣泛應(yīng)用[2]。
G.726語音壓縮算法已經(jīng)能夠在以DSP處理器為核心器件的DSP應(yīng)用系統(tǒng)上實(shí)現(xiàn)。但開發(fā)以DSP處理器為核心的DSP應(yīng)用系統(tǒng)所采用的開發(fā)方法是自底向上的設(shè)計(jì)流程,嚴(yán)重影響開發(fā)的效率和成功率。面對(duì)現(xiàn)代通信技術(shù)的發(fā)展,DSP處理器已暴露出硬件結(jié)構(gòu)的不可變性、處理速度比較慢等不足[1]。現(xiàn)代大容量、高速度的FPGA及其相關(guān)的開發(fā)技術(shù),在可重配置的DSP應(yīng)用領(lǐng)域、DSP數(shù)據(jù)大吞吐量和數(shù)據(jù)的純硬件處理方面,有獨(dú)特的優(yōu)勢(shì)[1]。新的基于FPGA的DSP系統(tǒng)級(jí)開發(fā)工具以及完整的軟件開發(fā)平臺(tái),使得設(shè)計(jì)者能采用自頂向下的開發(fā)方法進(jìn)行FPGA的DSP設(shè)計(jì),設(shè)計(jì)效率大為提高。
本文分析了G.726標(biāo)準(zhǔn),給出了基于FPGA的DSP設(shè)計(jì)開發(fā)流程,利用MATLAB/Simulink、Altera公司的DSP Builder和SOPC Builder工具設(shè)計(jì)了語音記錄SoPC系統(tǒng)中的G.726語音編解碼器,并實(shí)現(xiàn)了編解碼器在該系統(tǒng)中的綜合。采用基于FPGA的G.726語音編解碼器的語音記錄嵌入式系統(tǒng)具有運(yùn)行速度快、體積小巧、開發(fā)周期短等優(yōu)點(diǎn)。 
圖1 ADPCM編碼器框圖
圖2 基于FPGA的DSP設(shè)計(jì)系統(tǒng)級(jí)開發(fā)流程
1 G.726語音編解碼標(biāo)準(zhǔn)
G.726編碼器框圖如圖1所示。G.726語音編碼器首先將輸入的A律或μ律的log-PCM信號(hào)S(k)轉(zhuǎn)換成線性的PCM碼Sl(k),然后與預(yù)測(cè)信號(hào)Se(k)相減產(chǎn)生差分信號(hào)d(k),再對(duì)差值信號(hào)進(jìn)行自適應(yīng)量化,產(chǎn)生2～5比特ADPCM碼I(k)。一方面將I(k)送至解碼器;另一方面逆自適應(yīng)量化器利用I(k)產(chǎn)生量化差分信號(hào)dq(k)。預(yù)測(cè)信號(hào)Se(k)和量化差分信號(hào)dq(k)相加產(chǎn)生本地重構(gòu)信號(hào)Sr(k)。自適應(yīng)預(yù)測(cè)器是由二階極點(diǎn)和六階零點(diǎn)組成的濾波器,根據(jù)重構(gòu)信號(hào)Sr(k)和量化差分信號(hào)dq(k)產(chǎn)生輸入信號(hào)的預(yù)測(cè)信號(hào)Se(k)。量化器比例因子自適應(yīng)單元根據(jù)輸入信號(hào)的特性計(jì)算量化器比例因子y(k),用來控制量化器和逆量化器,以獲得自適應(yīng)功能。量化器比例因子由快速因子和慢速因子兩部分,以及速度控制因子al(k)對(duì)這兩部分的加權(quán)組成。速度比例因子al(k)的計(jì)算由自適應(yīng)速度控制單元與音調(diào)和傳送檢測(cè)器單元完成。
G.726語音解碼器的解碼過程實(shí)際上已經(jīng)包含在編碼器中,只是多了輸出PCM格式轉(zhuǎn)換單元和同步串行編碼調(diào)整單元。輸出PCM格式轉(zhuǎn)換是將線性PCM碼轉(zhuǎn)換為A律或μ律PCM碼;同步串行編碼調(diào)整是為了防止多級(jí)傳輸、轉(zhuǎn)換過程中的誤差。
2 基于FPGA的DSP設(shè)計(jì)開發(fā)流程
利用傳統(tǒng)的開發(fā)工具,基于FPGA的DSP開發(fā)者在算法確定后只能直接使用VHDL或VerilogHDL語言進(jìn)行FPGA的DSP系統(tǒng)設(shè)計(jì),開發(fā)需要較長的周期,且難度比較大。目前出現(xiàn)的基于FPGA的DSP開發(fā)工具,如DSP Builder、SOPC Builder、System Generator等,使得設(shè)計(jì)者能遵循一條類似于軟件設(shè)計(jì)流程的開發(fā)方法進(jìn)行FPGA的DSP設(shè)計(jì),設(shè)計(jì)效率大為提高。本文給出利用MATLAB/Simulink和Altear公司的開發(fā)工具進(jìn)行基于FPGA的DSP設(shè)計(jì)的開發(fā)流程。DSP Builder是Altera公司推出的面向DSP開發(fā)的系統(tǒng)級(jí)工具。它作為MATLAB的一個(gè)Simulink工具箱(ToolBox)出現(xiàn)。MathWorks的MATLAB和Simulink系統(tǒng)級(jí)的設(shè)計(jì)工具具備了算法開發(fā)、仿真、驗(yàn)證能力,DSP Builder將這些工具與Altera的開發(fā)工具組合在一起,為用戶提供了一個(gè)完整的DSP開發(fā)平臺(tái)。
基于FPGA的DSP設(shè)計(jì)系統(tǒng)級(jí)開發(fā)流程如圖2所示。其步驟:(1)在MATLAB/Simulink中對(duì)DSP系統(tǒng)進(jìn)行建模,用圖形方式調(diào)用Altera DSP Builder和其他Simulink庫中的圖形模塊(Block),構(gòu)成系統(tǒng)級(jí)和算法級(jí)設(shè)計(jì)框圖,同時(shí)利用Simulink完成模型仿真。(2)利用DSP Builder將Simulink的模型文件(.mdl)轉(zhuǎn)化成通用的硬件描述語言VHDL文件(.vhd),轉(zhuǎn)換獲得的HDL文件是基于RTL級(jí)的VHDL描述。(3)對(duì)轉(zhuǎn)換過程中產(chǎn)生的VHDL的RTL代碼和仿真文件進(jìn)行綜合、編譯適配以及仿真。所用工具可以是Altera的Quartus II軟件,也可以是第三方軟件工具。(4)在DSP Builder中直接下載到FPGA用戶開發(fā)板上,也可通過Quartus II完成硬件的下載、測(cè)試。整個(gè)開發(fā)流程幾乎可以在同一環(huán)境中完成,真正實(shí)現(xiàn)了自頂向下的設(shè)計(jì)流程,極大地縮短了DSP設(shè)計(jì)周期。
3 G.726語音編解碼器在SoPC中的實(shí)現(xiàn)
3.1 G.726標(biāo)準(zhǔn)算法的簡(jiǎn)化
本文設(shè)計(jì)的編解碼器是在語音記錄系統(tǒng)中實(shí)現(xiàn)G.726建議的速率為32kbps的ADPCM算法,根據(jù)實(shí)際情況對(duì)算法進(jìn)行了一些簡(jiǎn)化和改進(jìn)。
具體簡(jiǎn)化如下:(1)由于此系統(tǒng)中編解碼器的輸入信號(hào)是線性PCM碼,因此PCM碼轉(zhuǎn)換模塊可以省略。(2)這個(gè)算法是用在單純的語音存儲(chǔ)中,可不進(jìn)行單音/過渡音檢測(cè)。(3)對(duì)量化器比例因子y(k)的更新進(jìn)行簡(jiǎn)化。y(k)的更新計(jì)算為:
y(k)=al(k)yu(k-1)+[1-al(k)]yl(k-1) (1)
一般情況下,只有語音信號(hào)時(shí),al(k)是趨于1的;當(dāng)輸入為平穩(wěn)信號(hào)時(shí),al(k)的值則在0至1之間。對(duì)語音存儲(chǔ)系統(tǒng),在輸入只有語音的情況下可以粗略地認(rèn)為al(k)的值近似為1,從而將計(jì)算得到的快速比例因子yu(k)直接作為新的比例因子y(k),即y(k)=yu(k-1),降低了算法的復(fù)雜度。
3.2 G.726算法在Simulink中的建模
在Simulink中利用Altera DSP Builder庫模塊建立用于FPGA定點(diǎn)實(shí)現(xiàn)的模型。這里給出G.726編碼器模型的設(shè)計(jì)。整個(gè)設(shè)計(jì)采用多層次結(jié)構(gòu),在頂層設(shè)計(jì)模型下包括多個(gè)子系統(tǒng)模塊模型,如自適應(yīng)量化器子系統(tǒng)模型、逆自適應(yīng)量化器子系統(tǒng)模型、量化器比例因子自適應(yīng)子系統(tǒng)模型等。下面重點(diǎn)分析編碼器系統(tǒng)中的頂層設(shè)計(jì)模型及自適應(yīng)量化器子系統(tǒng)模型。
3.2.1 編碼器的頂層設(shè)計(jì)模型
頂層模型提供了對(duì)外的PCM語音接口,同時(shí)也提供了對(duì)Avalon總線的接口,使得所設(shè)計(jì)的編碼器模塊可通過SOPC Builder集成為Nios II系統(tǒng)的一個(gè)外圍設(shè)備。模型中的自適應(yīng)量化器模塊、逆自適應(yīng)量化器模塊、量化器比例因子自適應(yīng)模塊和自適應(yīng)預(yù)測(cè)器模塊均為HDL SubSystem。編碼器的頂層設(shè)計(jì)模型如圖3所示。
圖3 ADPCM編碼器模型
圖4 自適應(yīng)量化器模型
其中SignalCompiler模塊是DSP Builder的心臟。其主要完成的功能包括:(1)將Simulink設(shè)計(jì)轉(zhuǎn)變成可綜合的RTL級(jí)VHDL代碼;(2)產(chǎn)生VHDL testbenches;(3)為LeonardoSpectrum、Synplify和Modelsim第三方EDA工具產(chǎn)生Tcl腳本文件;(4)為Quartus II的仿真產(chǎn)生仿真矢量文件(.vec);(5)產(chǎn)生PTF配置文件,用于將設(shè)計(jì)自動(dòng)地輸給SOPC Builder工具。SignalCompiler控制著設(shè)計(jì)系統(tǒng)的綜合、編譯和仿真的流程。
根據(jù)G.726語音算法的需求,系統(tǒng)需要兩個(gè)時(shí)鐘,分別為8kHz和120kHz,其中120kHz用于自適應(yīng)預(yù)測(cè)器子系統(tǒng)。因此需要在模型中利用鎖相環(huán)模塊PLL實(shí)現(xiàn)多時(shí)鐘設(shè)計(jì),產(chǎn)生所需的兩個(gè)時(shí)鐘,DSP Builder根據(jù)PLL輸出時(shí)鐘的上升沿工作。在Simulink設(shè)計(jì)圖上不會(huì)顯示時(shí)序模塊的時(shí)鐘引腳,而是當(dāng)SignalCompiler將系統(tǒng)轉(zhuǎn)化為VHDL文件時(shí)才自動(dòng)地把時(shí)序模塊的時(shí)鐘引腳與相應(yīng)時(shí)鐘相連。
3.2.2 編碼器的自適應(yīng)量化器子系統(tǒng)模型
自適應(yīng)量化器模型如圖4所示。自適應(yīng)量化在對(duì)數(shù)域內(nèi)進(jìn)行,在用量化比例因子對(duì)差分信號(hào)進(jìn)行規(guī)格化處理后,通過查找量化器規(guī)格化輸入/輸出特性表,即得到ADPCM碼。對(duì)數(shù)運(yùn)算在Simulink中的實(shí)現(xiàn)是借助于查找表的方式,使用DSP Builder子庫中的LUT模塊;規(guī)格化輸入/輸出特性表的實(shí)現(xiàn)是采用ROM查表法的方式,用ROM EAB模塊實(shí)現(xiàn)。
由于ADPCM語音編解碼算法最終要在FPGA上實(shí)現(xiàn),Simulink的浮點(diǎn)值必須轉(zhuǎn)換成定點(diǎn)值并能在目標(biāo)硬件實(shí)現(xiàn)。硬件中表示定點(diǎn)值的位數(shù)以及小數(shù)點(diǎn)的位置不但會(huì)影響構(gòu)成硬件系統(tǒng)的資源利用率,還影響系統(tǒng)的特性。本設(shè)計(jì)中根據(jù)信號(hào)的應(yīng)用范圍判定小數(shù)點(diǎn)的位置,并根據(jù)實(shí)際需要改變小數(shù)點(diǎn)右側(cè)的位數(shù),以節(jié)省硬件資源,靈活地應(yīng)用總線控制庫中的模塊來對(duì)總線進(jìn)行截位、增位、位提取或進(jìn)行數(shù)據(jù)類型轉(zhuǎn)換等操作,以達(dá)到所需求的精度。
3.3 G.726算法模型的仿真過程
